特許

J-GLOBAL ID：200903004405290074

演算回路

発明者： 石田 久起
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 柿本 恭成
公報種別：公開公報
出願番号（国際出願番号）：特願平6-016706
公開番号（公開出願番号）：特開平7-225682
出願日： 1994年02月10日
公開日（公表日）： 1995年08月22日
要約：

【要約】【目的】 DSPにおける処理速度を高速にする。【構成】 例えば、RAM1に格納されたデータaとRAM2に格納されたi番目の基準点bi とが、レジスタ5,6を介してALU4にそれぞれ転送され、ALU4は、a-bi を求める。このa-bi は、SEL12によってレジスタ6に帰還され、さらに、SEL13で、MPY3の一方の入力ポートに転送される。MPY3は、レジスタ6からのデータa-bi とSEL13からa-bi を乗算して基準点とデータa間の距離(a-bi )2 を求め、この距離(a-bi )2 はアキュームレータ9に格納される。ALU4は、この距離(a-bi )2 と、アキュームレータ10に格納されたi-1番目までの基準点に対するデータaの最小距離とを比較し、SEL14はその比較結果に基づき、小さい方のデータをアキュームレータ10に格納する。

請求項（抜粋）：

第1及び第2のデータ入力端子を有し、該第1の入力端子に与えられるデータと該第2の入力端子に与えられるデータとの乗算結果を出力する乗算器と、第3及び第4のデータ入力端子を有し、該第3の入力端子に与えられるデータと該第4の入力端子に与えられるデータとの減算結果を出力する算術論理演算器と、第1のサイクルにおいて前記算術論理演算器の出力を出力し、第2のサイクルにおいて前記算術論理演算器の出力に基づき前記第3または前記第4の入力端子に与えられるデータのいずれか小さい方のデータを選択して出力する第1の選択手段と、前記第1のサイクルにおいて前記第1の選択手段の出力を格納する第1の記憶手段と、前記第1の記憶手段に格納されたデータを前記第1及び第2の入力端子に送出する二乗手段と、前記第2のサイクルにおいて前記第1の選択手段の出力を格納する第2の記憶手段と、前記第2のサイクルにおいて前記第2の記憶手段に格納されたデータを前記第3の入力端子に送出し、かつ前記算術論理演算器または乗算器の出力を前記第4の入力端子に送出する第2の選択手段とを、備えたことを特徴とする演算回路。

IPC (2件)：

G06F 9/30 370 ,  G06F 11/10 330