特許
J-GLOBAL ID：200903004454011237
半導体記憶回路
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-027927
公開番号（公開出願番号）：特開平6-243692
出願日： 1993年02月17日
公開日（公表日）： 1994年09月02日
要約：
【要約】【目的】 機能の異なる複数のメモリセルアレイ部分を有する半導体記憶回路であって、チップサイズの縮小された半導体記憶回路を提供すること。【構成】 本発明の半導体記憶回路において、制御端子がワード線群に,電流路の一端が第1のビット線に,電流路の他端が第2のビット線に接続されたメモリセルをマトリクス状に配置して構成されたメモリセルアレイと、外部から与えられる信号に応答して、所定のメモリセルに選択的に所定の信号を出力するアドレスデコーダ手段と、前記第1のビット線に接続された書き込み手段と、前記第2のビット線のうちのある特定の複数のビット線に接続された第1の読み出し手段と、その他の第2のビット線に接続された第2の読み出し手段とを有することを特徴とする。
請求項（抜粋）：
1本または2本以上で1組の複数のワード線群と、メモリセルに“0”または“1”のデータを記憶させるために用いられる複数の第1のビット線と、メモリセルからデータを読み出すために用いられる複数の第2のビット線とを有する半導体記憶回路において、1または2以上の制御端子が前記複数のワード線群のうちのいずれか1組に、電流路の一端が前記複数の第1のビット線のうちのいずれか1本に、電流路の他端が前記複数の第2のビット線のうちのいずれか1本に接続されているメモリセルをマトリクス状に配置して構成されたメモリセルアレイと、前記ワード線群に連結されているアドレスデコーダ手段であって、外部から与えられるアドレスコードを含む信号に応答して、少なくとも1つのアクセスすべきメモリセルに関連する前記ワード線群に選択的に制御信号を含む所定の信号群を出力するアドレスデコーダ手段と、前記第1のビット線に接続され、連結されているメモリセルのうちの前記アドレスデコーダ手段に選択されたメモリセルに外部から与えられる所定のデータを書き込むための書き込み手段と、前記第2のビット線のうちの複数の特定の第2のビット線に接続され、連結されているメモリセルのうちの前記アドレスデコーダ手段に選択されたメモリセルに記憶されているデータを読み出すための第1の読み出し手段と、前記第1の読み出し手段とは同一構成でない第2の読み出し手段であって、前記第2のビット線のうちの複数の特定の第2のビット線以外の第2のビット線に接続され、連結されているメモリセルのうちの前記アドレスデコーダ手段に選択されたメモリセルに記憶されているデータを読み出すための第2の読み出し手段とを有し、前記第1の読み出し手段に連結されているメモリセルに記憶されているデータと前記第2の読み出し手段に連結されているメモリセルに記憶されているデータとは、異なる読み出し方により読み出されることを特徴とする半導体記憶回路。
IPC (3件)：
G11C 16/06
, H03K 19/173 101
, H03K 19/177
