特許
J-GLOBAL ID：200903004456286594
クロック再生回路
発明者：
出願人/特許権者：
代理人 (1件)：
曾我 道照 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-219107
公開番号（公開出願番号）：特開平8-084137
出願日： 1994年09月13日
公開日（公表日）： 1996年03月26日
要約：
【要約】【目的】 デジタルPLLを用いたバーストデータ受信において、同期引き込みしやすく、同期外れしにくいクロック再生回路を簡単な回路で実現する。【構成】 バーストデータの先頭を検出するデータ検出回路13と、このデータ検出回路の出力によりビット同期パターンの期間中はデジタルPLL1のプログラマブルデバイダの設定値を小さくし、ビット同期パターンに続く情報ビット部ではデジタルPLL1のプログラマブルデバイダの設定値を大きくするプログラマブルデバイダ制御回路14により、バーストデータの先頭部分で素早く同期を引き込み、その後の情報ビット部では同期外れしにくくする。
請求項（抜粋）：
設定値に基づいた分周比に従って基準クロックを分周するプログラマブルデバイダを内蔵し、入力データと再生クロックとの位相を比較してその位相のずれに基づいて入力データに対して分周された基準クロックの追加、削除を行って再生クロックを位相補正して同期引き込みを行うデジタルPLLを用いたクロック再生回路において、上記デジタルPLLの再生クロックの位相補正量を制御してバースト受信データの先頭部分のビット同期パターン部では同期引き込みを速くし、その後の情報ビット部では同期状態を保持させる制御手段を備えたことを特徴とするクロック再生回路。
IPC (4件)：
H04L 7/033
, H03L 7/06
, H04L 7/00
, H04L 25/52
H04L 7/02 B
, H03L 7/06 H
