特許

J-GLOBAL ID：200903004459031716

情報処理装置及びパイプライン処理方法

発明者： 早川 浩史 ,  福本 晴継 ,  石原 秀昭 ,  田中 裕章
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 足立 勉
公報種別：公開公報
出願番号（国際出願番号）：特願平9-289994
公開番号（公開出願番号）：特開平10-301776
出願日： 1997年10月22日
公開日（公表日）： 1998年11月13日
要約：

【要約】【課題】 プログラムを格納するメモリの応答速度に依存することなく、処理速度を高速化することのできるパイプライン処理方式の情報処理装置を提供する。【解決手段】 パイプライン処理方式のCPUでは、命令セットの基本ビット長がROMのデータ線のバス幅の半分に設定され、また、ROMから命令を読み出すIFステージの実行時間Tが他のステージ(ID,EX,MA,WB)の2倍に設定されている。そして、CPUは、1回のIFステージでROMから2つの命令を同時に読み出して、各命令をそのIFステージを持つ命令処理サイクルと次の命令処理サイクルとで解読・実行すると共に、IFステージを、2つの命令処理サイクル毎に且つ命令を解読するIDステージが2つ存在する期間に亘って実行する。このCPUによれば、IFステージの時間Tを充分に確保しつつ、他のステージの時間を短縮でき、命令の処理速度を高速化することができる。

請求項（抜粋）：

演算機能を複数種類のステージに分け、並列して異なるステージの処理を行うことにより、複数の命令処理サイクルを部分的に重複したタイミングで実行するようにしたパイプライン処理を行う情報処理装置において、メモリから1回のアクセスで複数の命令を読み出せるように、命令セットの基本ビット長が前記メモリのデータ線のバス幅よりも小さく設定されていると共に、前記メモリから命令を読み出す命令読出ステージの実行時間が、他のステージの実行時間よりも常に長く、且つ、1回の命令読出ステージで、前記メモリから複数の命令を同時に読み出すように構成され、更に、前記1回の命令読出ステージで読み出した複数の命令の各々を、当該命令読出ステージを持つ命令処理サイクルと該命令処理サイクル以降の命令処理サイクルとで順次解読して実行すると共に、前記命令読出ステージは、前記1回で読み出す命令の数と同数の命令処理サイクル毎に、且つ、前記1回で読み出す命令の数と同数の命令解読ステージが存在する期間に亘って実行されること、を特徴とする情報処理装置。

IPC (2件)：

G06F 9/38 310 ,  G06F 9/38

FI (2件)：

G06F 9/38 310 A ,  G06F 9/38 310 X