特許

J-GLOBAL ID：200903004480664192

半導体装置の製造方法

発明者： 佐倉 直喜
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 鈴木 章夫
公報種別：公開公報
出願番号（国際出願番号）：特願平8-159294
公開番号（公開出願番号）：特開平10-012514
出願日： 1996年06月20日
公開日（公表日）： 1998年01月16日
要約：

【要約】【課題】 溝状段差内にレジストパターンを形成する工程では、パターン寸法は溝状段差内の実効レジスト膜厚に依存されるため、適切な実効レジスト膜厚を管理することが要求される。【解決手段】 半導体基板上にリセスを形成するのと同時に半導体基板上に溝の幅を長さ方向で変化させたダミーのリセスを設け、これらのリセスを含む領域にフォトレジストを塗布し、かつフォトマスクを用いて露光することにより各リセス内にゲートパターン23、ダミーゲートパターン24を形成する。形成されたダミーゲートパターン24の幅の変化を観察し、この幅の変化位置に基づいてフォトレジスト膜5の膜厚の最適化を行う。

請求項（抜粋）：

半導体基板上に形成した溝状段差内にレジストパターンを形成し、このレジストパターンを用いて素子を形成する工程を含む半導体装置の製造方法において、前記溝状段差を形成するのと同時に前記半導体基板上に溝の幅を長さ方向で変化させたダミーの溝状段差を設ける工程と、前記半導体基板上にフォトレジストを塗布しフォトマスクを用いて露光することにより前記溝状段差内に素子パターンを形成するのと同時に前記ダミーの溝状段差内にダミーパターンを形成する工程と、形成されたダミーパターンの幅の変化を観察し、この幅の変化位置に基づいて前記フォトレジストの膜厚を管理する工程を含むことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/027 ,  G03F 7/20 521 ,  H01L 21/3205

FI (3件)：

H01L 21/30 502 C ,  G03F 7/20 521 ,  H01L 21/88 Z