特許

J-GLOBAL ID：200903004482020110

フレーム同期回路

発明者： 久保田 廣志
出願人/特許権者： 富士通株式会社
代理人 (1件)： 柏谷 昭司 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-320163
公開番号（公開出願番号）：特開平7-307732
出願日： 1994年12月22日
公開日（公表日）： 1995年11月21日
要約：

【要約】【目的】 同期パターンのビット数mより少ないビット数nに並列展開したデータを基に同期パターンを検出するフレーム同期回路に関し、回路規模の縮小並びに配線数の低減を図る。【構成】 並列展開データを下位アドレスとして出力するシフトレジスタ1と、この下位アドレスとアドレス・コントロール回路4からの上位アドレスとにより、同期パターン状態情報とロード値制御情報と面番号情報と同期パターン検出/未検出を示す情報とを読出すメモリ2と、保持していた前回の同期パターン状態情報と今回の同期パターン状態情報とを比較し、比較結果に応じて保持内容を更新する検出状態比較回路5と、面番号情報を保持して前記上位アドレスを形成する面番号情報保持部10と、ロード値制御情報に従ってセレクタ13を制御し、フレームカウンタ11のロード値を選択し、フレームカウンタ11のリプルキャリーを基に同期パターン位置パルスを出力する位置パルス生成部8とを備える。

請求項（抜粋）：

Nビットからなる1フレーム中にmビットの同期パターンを含む信号系列をn個(但し、m>n)に並列展開したデータから該同期パターンを検出してフレーム同期をとるディジタル通信システムに於いて、前記並列展開したデータを取り込んでn個の並列データとして出力するシフトレジスタと、該シフトレジスタの出力を下位アドレスとして、上位アドレスに対応するメモリ面から、前記n個の並列データ中に於ける同期パターンの出現位置を示す同期パターン状態情報と、フレームカウンタのロード値を制御するロード値制御情報と、次の読出メモリ面を示す面番号情報と、同期パターンの検出/未検出を示す情報とを出力するメモリと、同期パターン位置パルス発生時に、前記シフトレジスタの出力毎に前記メモリから読出された面番号情報を保持して、次の読出時、上位アドレスとして前記メモリに与える面番号情報保持部と、前記メモリから同期パターン検出を示す情報が出力された時の前記同期パターン状態情報と、保持していた前回の同期パターン状態情報とを比較して、一致した時に一致信号を出力すると共に、該同期パターン状態情報を更新する検出状態比較回路と、前記一致信号の出力時に前記ロード値制御情報によって定まる値をフレームカウンタにロードしてカウントを開始することにより、1フレーム中に於ける同期パターン検出タイミングを示す前記同期パターン位置パルスを発生する位置パルス生成部とを備えたことを特徴とするフレーム同期回路。