特許
J-GLOBAL ID：200903004498223266
記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
作田 康夫
公報種別：再公表公報
出願番号（国際出願番号）：JP2002009438
公開番号（公開出願番号）：WO2003-065377
出願日： 2002年09月13日
公開日（公表日）： 2003年08月07日
要約：
可変抵抗による記憶素子と選択トランジスタとを用いたメモリセルで構成されるメモリアレイにおいて、選択ワード線上の全てのメモリセル中で選択トランジスタが導通することにより、非選択データ線が駆動されるのを回避することが課題である。この課題を解決するために、データ線に平行なソース線を設け、双方を等電位に駆動するプリチャージ回路と、ソース線を選択的に駆動する回路を配置する。この構成により、ロウ及びカラムで選択されたセルにのみ電流経路を生成して読み出し信号を発生することができる。このため、従来と比べて、低電力かつ低ノイズで、集積度の高い相変化メモリなどの不揮発メモリを実現することができる。
請求項（抜粋）：
記憶装置であって、
複数のワード線と、
前記複数のワード線に交差する複数のデータ線と、
前記複数のワード線に交差し、各々が前記複数のデータ線の一つに対をなすように設けられた複数の制御線と、
前記複数のワード線と前記複数のデータ線との交点に配置され、記憶情報に応じて抵抗が変化する記憶素子と第1トランジスタをそれぞれ含む複数のメモリセルと、
前記複数のデータ線と前記複数の制御線を第1電位にプリチャージするためのプリチャージ回路と、
共通データ線と、
前記複数のデータ線の一つを選択して前記共通データ線に接続するための第1スイッチ回路と、
前記複数のデータ線の内選択されたデータ線に対応する前記複数の制御線の一つを選択して第2電位に駆動するための第2スイッチ回路とを備え、
前記複数のワード線のうちの選択されたワード線と、前記複数のデータ線のうちの選択されたデータ線と、前記複数の制御線のうちの選択された制御線との交点に存在する前記複数のメモリセルの一つが選択される記憶装置。
IPC (2件)：
FI (3件)：
G11C13/02
, H01L27/10 451
, H01L27/10 481
