特許

J-GLOBAL ID：200903004528336737

記憶装置、デ-タフォ-マッタ、デ-タにアクセスする方法、デ-タの領域をクリアする方法、デ-タを圧縮する方法、デ-タをフォ-マット化する方法、グラフィックスシステムおよびグラフィックスシステムを動作させる方法

発明者： エリザベス・ジェイ・シュラップ
出願人/特許権者： ミツビシ・エレクトロニクス・アメリカ・インコーポレーテッド
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-140238
公開番号（公開出願番号）：特開2000-155845
出願日： 1999年05月20日
公開日（公表日）： 2000年06月06日
要約：

【要約】【課題】 コンピュータグラフィックスシステムにおいて二次元および三次元イメージの増速されたレンダリングをもたらす半導体記憶装置を提供する。【解決手段】 半導体記憶装置は、メモリアレイ(116)と、ピクセルバッファ(118)と、ピクセルバッファに結合される複数のピクセル算術論理演算装置(120、121)と、入力データフォーマッタ(130)と、出力データフォーマッタ(134)と、読出データフォーマッタ、書込データフォーマッタと、アドレスおよび制御入力バス(146)とを含む。

請求項（抜粋）：

メモリアレイと、前記メモリアレイに結合されるバッファと、前記バッファに結合される複数の算術論理演算装置とを含む記憶装置であって、さらに前記複数の算術論理演算装置に結合され、かつ前記記憶装置の外部にあるレンダリングバスに結合される入力データフォーマッタと、前記バッファおよび外部レンダリングバスに結合される出力データフォーマッタと、前記複数の算術論理演算装置および前記バッファに結合される書込データフォーマッタと、前記バッファおよび前記複数の算術論理演算装置に結合される読出データフォーマッタと、前記メモリアレイ、前記バッファ、前記複数の算術論理演算装置、前記入力データフォーマッタ、前記出力データフォーマッタ、前記書込データフォーマッタ、前記読出データフォーマッタおよび、前記記憶装置の外部にあるアドレスおよび制御バスに結合されるアドレスおよび制御入力バスとを含む記憶装置。

IPC (5件)：

G06T 11/00 ,  G06F 3/153 336 ,  G06F 12/00 580 ,  G06F 12/04 530 ,  G06T 1/00

FI (5件)：

G06F 15/72 A ,  G06F 3/153 336 B ,  G06F 12/00 580 ,  G06F 12/04 530 ,  G06F 15/66 J