特許
J-GLOBAL ID：200903004541388711
炭化珪素半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
伊藤 洋二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-358221
公開番号（公開出願番号）：特開平10-308511
出願日： 1997年12月25日
公開日（公表日）： 1998年11月17日
要約：
【要約】【課題】 溝ゲート型パワーMOSFETにおいて、溝側面に炭化珪素薄膜を形成し、高耐圧、低オン抵抗、ゲート閾値電圧が低い構造を得る。【解決手段】 溝7の側面にn型薄膜半導体層8が形成されてなるMOSFETであって、逆バイアス電圧印加時に、n型薄膜半導体層8がパンチスルーするよりも先に、n<SP>- </SP>型エピタキシャル層2とp型エピタキシャル層3との間のpn接合がアバランシェブレークダウンするようにした。具体的には、ゲート電極層10にp型のポリシリコンを用いた場合、n型薄膜半導体層8の膜厚X(μm)と不純物濃度N(cm<SP>-3</SP>)を、目的とする耐圧Y(V)に対し、Y<-10000{(X-0.6)+0.3(logN-15)}の関係を満たすように設定し、ゲート電極層10にn型のポリシリコンを用いた場合、Y<-10000{(X-0.6)+0.3(logN-15)}の関係を満たすように設定した。
請求項（抜粋）：
第1導電型の低抵抗半導体層(1)と第1導電型の高抵抗半導体層(2)と第2導電型の第1の半導体層(3)とが積層され炭化珪素よりなる半導体基板(4)と、前記第1の半導体層の表層部の所定領域に形成された第1導電型の半導体領域(5)と、前記半導体基板の表面から前記半導体領域と前記第1の半導体層を貫通する溝(7)と、前記溝の側面における少なくとも前記第1の半導体層の表面に形成された炭化珪素の薄膜よりなる第1導電型の第2の半導体層(8)と、少なくとも前記第2の半導体層の表面に形成されたゲート絶縁膜(9)と、前記溝内における前記ゲート絶縁膜の上に形成されたゲート電極層(10)と、前記半導体基板の表面のうち少なくとも前記半導体領域の一部の表面上に形成された第1の電極層(12)と、前記半導体基板の裏面に形成された第2の電極層(13)とを備え、前記第2の電極層と前記第1の電極層の間のpn接合に逆バイアスの電圧が印加されたとき、前記高抵抗半導体層と前記半導体領域との間の前記第2の半導体層がパンチスルーを起こすよりも先に、前記高抵抗半導体層と前記第1の半導体層との間のpn接合がアバランシェブレークダウンするようにしたことを特徴とする炭化珪素半導体装置。
FI (4件)：
H01L 29/78 653 A
, H01L 29/78 652 T
, H01L 29/78 652 C
, H01L 29/78 652 H
