特許
J-GLOBAL ID：200903004571068932
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-073329
公開番号（公開出願番号）：特開平6-349267
出願日： 1994年04月12日
公開日（公表日）： 1994年12月22日
要約：
【要約】【目的】 DRAMのレイアウト面積を小さくし、または記憶容量を大きくしてもメモリセルから正確なデータが読出されるようにする。【構成】 比較的長い1対の主ビット線対BLmおよび/BLmに対して複数対の副ビット線対BLsおよび/BLsを配設し、それらの副ビット線BLsまたは/BLsと主ビット線BLmまたは/BLmとトランスファーゲートTまたは/Tによって接続する。主ビット線対BLm,/BLmの単位長さ当りの寄生容量は、副ビット線対のそれよりも4分の1以下にする。
請求項（抜粋）：
複数行、複数列に配設された複数のメモリセルを有し、前記複数列を複数列ごとに分割した複数のサブメモリセルブロックを有するメインメモリセルブロック、前記複数列に配設され、それぞれが、対応する列に配設された複数のメモリセルに接続される複数のワード線、前記複数のサブメモリセルブロックの各々に対応して前記複数行に配設され、それぞれが、対応するサブメモリセルブロックの対応する行に配設された複数のメモリセルに接続される複数の副ビット線対、前記複数行に配設され、それぞれが、前記副ビット線対の単位長さ当りの寄生容量の1/4以下の単位長さ当りの寄生容量を持つ複数の主ビット線対、前記副ビット線対に対応して設けられ、それぞれが、選択信号に応答して、対応する副ビット線対とこの副ビット線対が位置する行の主ビット線対とを導通状態とするための複数のスイッチング手段対、および前記複数の主ビット線対に対応して設けられ、それぞれが、対応する主ビット線対の主ビット線間に現われた電位差を増幅するための複数のセンスアンプ手段を備えた半導体記憶装置。
IPC (2件)：
G11C 11/401
, H01L 27/108
G11C 11/34 362 B
, H01L 27/10 325 P
出願人引用 (5件)
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審査官引用 (5件)
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