特許

J-GLOBAL ID：200903004636857565

情報処理装置

発明者： 伊地知 和宏
出願人/特許権者： 株式会社リコー
代理人 (1件)： 大澤 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平5-263254
公開番号（公開出願番号）：特開平7-121474
出願日： 1993年10月21日
公開日（公表日）： 1995年05月12日
要約：

【要約】【目的】 主記憶装置と周辺制御装置との間でデータ転送を行なう時に、DMA制御装置によるバス専有時間を短縮してシステム全体の動作効率を向上する。【構成】 CPU1とRAM2(主記憶装置)とを結ぶメモリバス4と、周辺制御装置5,6を結ぶ周辺バス7とを設け、DMA制御装置8のシーケンス制御回路11は、データバッファ回路12とRAM2との間のDMA転送中だけメモリバス4を専有し、データバッファ回路12と周辺制御装置5又は6との間のDMA転送中だけ周辺バス7を専有するように制御する。従って、DMA制御装置8によるメモリバス4及び周辺バス7の専有時間がそれぞれ短縮され、CPU1及び周辺制御装置5,6の、従ってシステム全体の動作効率が向上する。

請求項（抜粋）：

中央処理装置と主記憶装置と複数の周辺制御装置と、前記主記憶装置と前記複数の周辺制御装置との間のデータ転送を制御するDMA制御装置とからなる情報処理装置において、前記中央処理装置と前記主記憶装置とを結ぶ第1のバスと、前記複数の周辺制御装置を互いに結ぶ第2のバスとを設け、前記DMA制御装置は前記第1のバスを介して前記主記憶装置と結ばれ、該主記憶装置のアクセス速度でDMA転送を行ない、前記第2のバスを介して前記周辺制御装置と結ばれ、該周辺制御装置のアクセス速度でDMA転送を行なう手段であり、該DMA制御装置内に、前記主記憶装置との間のDMA転送期間中だけ前記第1のバスを専有し、前記周辺制御装置との間のDMA転送期間中だけ前記第2のバスを専有するバス専有時間制御手段を設けたことを特徴とする情報処理装置。