特許
J-GLOBAL ID：200903004660944509

半導体装置

発明者：
小澤 良夫

小澤 良夫 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2007-032488
公開番号（公開出願番号）：特開2007-123945
出願日： 2007年02月13日
公開日（公表日）： 2007年05月17日
要約：
【課題】微細化に伴う浮遊ゲート(FG)電極間の浮遊容量の増加を抑制できる不揮発性メモリセルを実現すること。【解決手段】チャネル幅方向において、FG電極幅は、メモリセル高さ方向に変化し、かつ、FG電極底面よりも上の領域とFG電極上面よりも下の領域の間で最小となり、チャネル幅方向において、素子分離絶縁膜上面が半導体基板表面よりも高くかつ、FG電極上面よりも低く、チャネル幅方向において、素子分離絶縁膜上面とFG電極とが接する位置から下方に向かって、FG電極は幅が増加する部分を有し、チャネル幅方向において、電極間絶縁膜は素子分離絶縁膜よりも上の部分のFG電極側面上にも設けられ、チャネル幅方向において、制御ゲート電極は隣接する二つのFG電極間が埋め込まれるように、FG電極側面上の電極間絶縁膜上にも設けられ、チャネル長方向において、隣接する二つのメモリセルのFG電極は層間絶縁膜を介して対向している。【選択図】 図2
請求項（抜粋）：
半導体基板と、 前記半導体基板の表面に設けられた素子分離溝内に素子分離絶縁膜が埋め込まれてなる素子分離領域と、 前記半導体基板上に設けられた複数の不揮発性メモリセルと を具備してなる半導体装置であって、 前記複数の不揮発性メモリセルは、 前記半導体基板上に設けられたトンネル絶縁膜と、 前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、 前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、 前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを備え、 前記不揮発性メモリセルのチャネル幅方向において、前記浮遊ゲート電極の幅は、前記不揮発性メモリセルの高さ方向に変化し、かつ、前記浮遊ゲート電極の底面よりも上の領域と前記浮遊ゲート電極の上面よりも下の領域との間で最小となっており、 前記チャネル幅方向において、前記素子分離絶縁膜の上面は、前記半導体基板の表面よりも高く、かつ、前記浮遊ゲート電極の上面よりも低く、 前記チャネル幅方向において、前記素子分離絶縁膜の上面と前記浮遊ゲート電極とが接する位置から下方に向かって、前記浮遊ゲート電極は幅が増加する部分を有し、 前記チャネル幅方向において、前記電極間絶縁膜は、前記素子分離絶縁膜よりも上の部分の前記浮遊ゲート電極の側面上にも設けられ、 前記チャネル幅方向において、前記制御ゲート電極は、隣接する二つの浮遊ゲート電極の間が埋め込まれるように、前記浮遊ゲート電極の前記側面上の前記電極間絶縁膜上にも設けられ、 前記不揮発性メモリセルのチャネル長方向において、隣接する二つの不揮発性メモリセルの浮遊ゲート電極は、層間絶縁膜を介して対向していることを特徴とする半導体装置。
IPC (5件)：
H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 29/41
FI (3件)：
H01L29/78 371 ,  H01L27/10 434 ,  H01L29/44 S
Fターム (28件)：
4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD45 ,  4M104DD55 ,  4M104DD71 ,  4M104FF06 ,  4M104GG16 ,  5F083EP03 ,  5F083EP06 ,  5F083EP22 ,  5F083EP23 ,  5F083EP55 ,  5F083ER21 ,  5F083GA11 ,  5F083GA22 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA53 ,  5F083PR12 ,  5F101BA12 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BB05 ,  5F101BE07
引用特許：
出願人引用 (1件) 審査官引用 (9件)
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