特許

J-GLOBAL ID：200903004671318278

半導体装置の製造方法

発明者： 水島 一郎 ,  阿部 淳子 ,  綱島 祥隆
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-093041
公開番号（公開出願番号）：特開平11-074507
出願日： 1998年04月06日
公開日（公表日）： 1999年03月16日
要約：

【要約】【課題】エレベーティッドソース/ドレイン構造とサリサイドとを組み合わせたMOS型トランジスタ構造において、接合特性等の劣化を防止する。【解決手段】シリコン基板17に素子分離領域12及びゲート電極上に絶縁膜12,16を形成する工程と、露出したシリコン基板17の表面にファセット面を有する単結晶シリコン膜19を形成する工程と、絶縁膜12,16及び単結晶シリコン膜19上に、ポリシリコン膜20を堆積し、単結晶シリコン19のファセット面と絶縁膜12,16との間に形成される空間にポリシリコン膜20を埋め込む工程と、CMP法或いはエッチバック法を用いて、絶縁膜12,16上のポリシリコン膜20を除去する。

請求項（抜粋）：

シリコン基板にMOSトランジスタを形成する半導体装置の製造方法であって、前記MOSトランジスタのゲート電極の側壁に側壁絶縁膜を形成する工程と、露出した前記シリコン基板の表面に前記層間絶縁膜に隣接してファセット面を有する単結晶シリコン膜を形成する工程と、前記側壁絶縁膜及び単結晶シリコン膜上に非選択シリコン膜を堆積し、前記単結晶シリコンのファセット面と前記側壁絶縁膜との間に形成される空間に該非選択シリコン膜を埋め込む工程と、前記側壁絶縁膜上の前記非選択シリコン膜を除去する工程とを含むことを特徴とする半導体装置の製造方法。