特許
J-GLOBAL ID：200903004691869297
入力バッファ回路及び半導体集積回路
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-108059
公開番号（公開出願番号）：特開平7-321631
出願日： 1994年05月23日
公開日（公表日）： 1995年12月08日
要約：
【要約】【目的】 無駄な消費電力を使用しない入力バッファ及び半導体集積回路を得る。【構成】 前段インバータ1にいて、PMOSトランジスタQ1のソースと電源VDDとの間の第1の電流経路に電流遮断回路3が介挿され、NMOSトランジスタQ2のソースと接地レベルとの間の第2の電流経路に電流遮断回路4が介挿され、前段インバータ1,後段インバータ2間の信号線L1に定電圧発生回路5が接続される。電流遮断回路3及び4は入力バッファ制御信号SCの“H”/“L”に基づき第1及び第2の電流経路の導通/遮断動作を行い、定電圧発生回路5は入力バッファ制御信号SCの“H”/“L”に基づき定電圧の信号線L1の付与/無付与動作を行う。【効果】 電流経路の遮断、定電圧の付与を行うことにより、第1及び第2の電源間の貫通電流を流さなくして低消費電力化を図る。
請求項（抜粋）：
入力信号を入力部に受ける第1のインバータと、入力部が信号線を介して前記第1のインバータの出力部に接続される第2のインバータとを備え、前記第2のインバータの出力が出力信号となる入力バッファ回路であって、前記第1のインバータは、一方電極が第1の電流経路を介して第1の電源に接続される第1の導電型の第1のトランジスタと、一方電極が第2の電流経路を介して第2の電源に接続され、他方電極が前記第1のトランジスタの他方電極に接続され、制御電極が前記第1のトランジスタの制御電極に接続される第2の導電型の第2のトランジスタとを備え、前記第1及び第2のトランジスタの制御電極が前記入力部となり、前記第1及び第2のトランジスタの他方電極が前記出力部となり、前記入力バッファ回路は、前記第1の電流経路及び前記第2の電流経路のうち、少なくとも1つの電流経路に介挿され、入力バッファ制御信号を受け該入力バッファ制御信号に基づき、介挿された電流経路を導通状態/遮断状態にする導通動作/遮断動作を行う少なくとも1つの電流遮断手段と、前記信号線に接続され、前記入力バッファ制御信号を受け、該入力バッファ制御信号に基づき、前記第1及び第2の電源のうち一方の電源の電圧である定電圧を前記信号線に付与する付与動作あるいは付与しない無付与動作を行う定電圧付与手段とをさらに備え、前記入力バッファ制御信号は第1の状態あるいは第2の状態を呈し、前記入力バッファ制御信号が前記第1の状態の場合、前記少なくとも1つの電流遮断手段は前記導通動作を実行し、前記定電圧付与手段は前記無付与動作を実行し、前記入力バッファ制御信号が前記第2の状態の場合、前記少なくとも1つの電流遮断手段は前記遮断動作を実行し、前記定電圧付与手段は前記付与動作を実行することを特徴とする入力バッファ回路。
IPC (2件)：
H03K 19/0175
, H03K 19/0948
H03K 19/00 101 L
, H03K 19/094 B
