特許

J-GLOBAL ID：200903004696328618

半導体装置の製造方法

発明者： 宮本 孝章
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平11-084371
公開番号（公開出願番号）：特開2000-277611
出願日： 1999年03月26日
公開日（公表日）： 2000年10月06日
要約：

【要約】【課題】 本発明は、低誘電率膜を含む層間絶縁膜に開口した接続孔に導電体を埋め込んでプラグ層を形成する際に、層間絶縁膜からのガス放出に起因する埋め込み不良の発生を防止して、配線層の良好な電気的な接続を実現する半導体装置の製造方法を提供することを目的とする。【解決手段】 シリコン酸化膜20を選択的にエッチングしてポリアリールエーテル膜18表面にまで達するビアホール24を開口した後、温度350°C、10分間の第1の熱処理を施し、第2層間絶縁膜22から水分を放出して第2層間絶縁膜22中の水分を低減する。その後、ポリアリールエーテル膜18を選択的にエッチングし第1配線層16表面にまで達するビアホール24aを開口した後、温度350°C、5分間の第2の熱処理を施し、半導体基体をスパッタ装置に搬送する際の外気暴露によって第2層間絶縁膜22に吸収された水分を放出する。

請求項（抜粋）：

半導体基板上に、第1の配線層を形成する第1の工程と、前記第1の配線層が形成された半導体基体全面に、低誘電率膜及び保護絶縁膜を下から順に積層して、層間絶縁膜を形成する第2の工程と、前記層間絶縁膜の前記保護絶縁膜を選択的にエッチングして、前記低誘電率膜表面に達する第1の接続孔を開口した後、第1の熱処理を行う第3の工程と、前記第1の接続孔内に露出した前記低誘電率膜を選択的にエッチングして、前記第1の配線層表面に達する第2の接続孔を開口した後、第2の熱処理を行う第4の工程と、前記第1及び第2の接続孔内を導電体によって埋め込み、前記第1の配線層に接続するプラグ層を形成する第5の工程と、前記層間絶縁膜上に、前記プラグ層に接続する第2の配線層を形成する第6の工程とを有することを特徴とする半導体装置の製造方法。

IPC (2件)：

H01L 21/768 ,  C09D171/00

FI (3件)：

H01L 21/90 M ,  C09D171/00 ,  H01L 21/90 D

Fターム (40件)：

4J038DF051 ,  4J038DL031 ,  4J038NA17 ,  4J038NA21 ,  4J038PB03 ,  4J038PB09 ,  4J038PC03 ,  4J038PC08 ,  5F033HH09 ,  5F033JJ18 ,  5F033JJ19 ,  5F033JJ33 ,  5F033JJ34 ,  5F033KK09 ,  5F033KK33 ,  5F033MM05 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP09 ,  5F033PP15 ,  5F033QQ09 ,  5F033QQ12 ,  5F033QQ31 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ74 ,  5F033QQ84 ,  5F033QQ85 ,  5F033QQ94 ,  5F033QQ98 ,  5F033RR04 ,  5F033RR21 ,  5F033SS02 ,  5F033SS15 ,  5F033SS22 ,  5F033TT04 ,  5F033WW03 ,  5F033WW09 ,  5F033XX27