特許
J-GLOBAL ID：200903004730869925
レベル変換回路
発明者：
出願人/特許権者：
代理人 (1件)：
長尾 常明
公報種別：公開公報
出願番号（国際出願番号）：特願平6-043345
公開番号（公開出願番号）：特開平7-231253
出願日： 1994年02月18日
公開日（公表日）： 1995年08月29日
要約：
【要約】【目的】 高速動作と消費電力低減を実現する。【構成】 低しきい値電圧のCMOSインバータ3、4をカスケード接続してその両CMOSインバータ3、4のpMOSFETの共通接続ソースと電源端子との間に高しきい値電圧のCMOSFET-M5を直列接続し、上記両CMOSインバータ3、4で得られる相補信号を高しきい値電圧のCMOSインバータで構成したラッチ回路5に入力し、そのラッチ回路5の出力をカスケード接続した高しきい値電圧のCMOSインバータ6、7を経由して出力端子に導くように構成した。
請求項（抜粋）：
2以上のインバータからなり入力端子の信号が入力する第1のインバータ群と、該第1のインバータ群で得られる相補出力を入力するラッチ回路と、該ラッチ回路の出力を受け出力端子に信号を出力する1個のインバータ又は前段の出力を後段の入力に接続した2以上のインバータからなる第2のインバータ群とを具備し、上記第1のインバータ群を、低しきい値電圧のMOSFETからなり高電位電源側を共通接続すると共に低電位電源側を共通接続し且つ前段の出力を後段の入力に接続した複数のCMOSインバータと、該複数のCMOSインバータと直列接続した高しきい値電圧のMOSFETとから構成し、該高しきい値電圧のMOSFETのゲートに非動作時の消費電流を削減するためのパワーダウン制御信号を接続し、上記ラッチ回路および上記第2のインバータ群を、高しきい値電圧のMOSFETで構成し、上記第1のインバータ群に第1の電源電圧を供給し、上記ラッチ回路および上記第2のインバータ群に該第1の電源電圧よりも大きな第2の電源電圧を供給したことを特徴とするレベル変換回路。
FI (2件)：
H03K 19/00 101 E
, H03K 19/00 101 D
