特許

J-GLOBAL ID：200903004735047559

半導体装置

発明者： 河野 安志
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 三品 岩男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-390923
公開番号（公開出願番号）：特開2002-189063
出願日： 2000年12月22日
公開日（公表日）： 2002年07月05日
要約：

【要約】【課題】 論理ユニットの組み込み自己検査(BIST)を記憶ユニットによって妨げられることなく、システム動作速度で行える半導体装置を提供する。【解決手段】 RAM3の出力do(0)に接続されるスキャン記憶素子1において、実際の記憶素子である2段構成のラッチLT1,LT2のデータ入力を選択するセレクタ101を設け、テストモード時は、セレクタ101によって、RAM3の出力値do(0)ではなく、論理値0又は論理値1を選択し、LT1,LT2に出力する。LT1,LT2は、システムキャプチャクロックCCKに同期して、セレクタ101が出力する信号を取り込み、データ出力ピンDoutを介して、組合せ回路5に出力する。

請求項（抜粋）：

記憶ユニットと、当該記憶ユニットとの間で信号をやり取りする論理ユニットと、前記記憶ユニットから前記論理ユニットへの伝達経路上に位置し、スキャンパスに接続される記憶素子と、テストパタンを生成し、スキャンパスの入力端へと供給するテストパタン生成回路と、スキャンパスの出力端からの信号を入力し、圧縮するテストパタン圧縮回路と、前記記憶ユニットから伝達される信号と、予め定められた論理値とのいずれかを選択して、前記記憶素子のデータ入力として出力するセレクタとを備えたことを特徴とする半導体装置。

IPC (3件)：

G01R 31/28 ,  G06F 11/22 360 ,  G06F 11/22

FI (5件)：

G06F 11/22 360 A ,  G06F 11/22 360 P ,  G01R 31/28 V ,  G01R 31/28 G ,  G01R 31/28 E

Fターム (13件)：

2G032AA01 ,  2G032AA07 ,  2G032AC04 ,  2G032AC10 ,  2G032AG02 ,  2G032AG07 ,  2G032AH04 ,  2G032AK16 ,  2G032AK19 ,  5B048AA11 ,  5B048CC11 ,  5B048CC18 ,  5B048DD05