特許
J-GLOBAL ID：200903004782591895
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
鈴木 敏明
公報種別：公開公報
出願番号（国際出願番号）：特願平4-308719
公開番号（公開出願番号）：特開平6-163849
出願日： 1992年11月18日
公開日（公表日）： 1994年06月10日
要約：
【要約】【目的】 スタックト・キャパシタの製造方法であって工程を簡略化し、厳しい合わせ精度が必要のないキャパシタの製造方法を提供する。【構成】 ストレージ・ノード電極と基板の拡散層との接続をとるコンタクト形成におけるホトリソグラフィを厚膜レジスト、もしくは多層レジストを用いて行った後に、ホトレジストを残した状態のまま、ストレージ・ノード電極を形成し、その後、ホトレジストをリフト・オフすることによって、コンタクトパターンを用いて、ストレージ・ノード電極をも自己整合的に形成できるようにする。
請求項（抜粋）：
スタックト・キャパシタ構造の半導体DRAMのメモリセルの製造方法であって、(a)半導体素子の形成された半導体基板の一主面上に絶縁膜を形成する工程と、(b)前記絶縁膜上に少なくとも500nm以上の膜厚をもつホトレジストを形成し、ホトリソグラフィー法により前記ホトレジストをパターニングする工程と、(c)前記パターニングされたホトレジストをマスクに、前記絶縁膜をエッチングし、前記半導体基板の一主面の所定領域を露出させる工程と、(d)前記露出された半導体基板の一主面の所定領域、及び前記パターニングされたホトレジスト上に、200°C以下の温度で半導体膜を形成する工程と、(e)前記ホトレジストをエッチング除去し、該ホトレジスト上の前記半導体膜も同時にリフトオフ除去する工程と、を順次施すことを特徴とする半導体装置の製造方法。
IPC (2件)：
引用特許：
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