特許
J-GLOBAL ID：200903004817823271
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平4-153485
公開番号（公開出願番号）：特開平5-342859
出願日： 1992年06月12日
公開日（公表日）： 1993年12月24日
要約：
【要約】【目的】ウェハー状態あるいはパッケージに封入した後の状態のDRAMに、ワード線に高電圧がかかるデューティー比の高い交流電圧ストレステストモードを設定する場合に、電圧ストレステスト専用パッドを必要とせず、チップ面積の増大を抑制でき、隣接ワード線間あるいは隣接ビット線間等の耐圧低下等の通常動作時に起こり得る予測し難いあらゆる不良モードも同時にスクリーニングする。【構成】DRAM回路10の通常動作時に使用される外部端子の一部から入力する所定の信号に基ずいて電圧ストレステストモード信号を発生する回路20と、この回路からのテストモード信号を受け、リフレッシュ用アドレスカウンタ4の出力信号のある特定ビット以上の上位ビットのみを同一レベルに固定するように制御し、その特定ビット未満の下位ビットは正常にカウント動作するように制御する制御回路21とを具備することを特徴とする。
請求項（抜粋）：
DRAM回路と、上記DRAM回路の通常動作時に使用される外部端子の一部から入力する所定の信号に基ずいて電圧ストレステストモード信号を発生する電圧ストレステストモード信号発生回路と、この電圧ストレステストモード信号発生回路からのテストモード信号を受け、前記DRAM回路のリフレッシュ用アドレスカウンタの出力信号のある特定ビット以上の上位ビットのみを同一レベルに固定するように制御し、その特定ビット未満の下位ビットは正常にカウント動作するように制御する制御回路とを具備することを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/401
, G11C 11/406
, G11C 29/00 303
G11C 11/34 371 A
, G11C 11/34 363 Z
