特許

J-GLOBAL ID：200903004839273682

半導体記憶装置

発明者： 別所 真次 ,  助川 俊一 ,  平 雅之 ,  高橋 康 ,  荒井 公司 ,  高橋 勉
出願人/特許権者： 日本テキサス・インスツルメンツ株式会社 ,  株式会社日立製作所
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平9-307702
公開番号（公開出願番号）：特開平11-144454
出願日： 1997年11月10日
公開日（公表日）： 1999年05月28日
要約：

【要約】【課題】 センスアンプの負荷の増大を回避でき、メモリの大容量化および高集積度化を容易に実現でき、ビット線消費電流を低減でき、アクセス速度の向上が図れる半導体記憶装置を実現する。【解決手段】 制御回路により選択信号線SHUS1,SHUE1,SHDS1,SHDE1のレベルを設定し、メモリアクセス時に上記4つの選択信号線の内、1つのみを選択し、他の選択信号線を非選択状態に保持し、これに応じてセンスアンプバンクSB1a内のセンスアンプと所定のビット線対または拡張ビット線対とを接続し、読み出しまたは書き込みをを行なうので、各センスアンプに一対のビット線対または拡張ビット線対のみを接続し、センスアンプの負荷を低減でき、高速化、大容量化および高集積度化が図れる。

請求項（抜粋）：

複数のビット線対及び当該ビット線対と同一方向に延びる複数の拡張ビット線対と複数のワード線との交差点にメモリセルが形成されている第1及び第2のメモリセルアレイと、上記メモリセルアレイの間に配置され、上記第1のメモリセルアレイのビット線対に第1のスイッチング手段を介して接続され、上記第1のメモリセルアレイの拡張ビット線対に第2のスイッチング手段を介して接続され、上記第2のメモリセルアレイのビット線対に第3のスイッチング手段を介して接続され、上記第2のメモリセルアレイの拡張ビット線対に第4のスイッチング手段を介して接続されている複数のセンスアンプを含むセンスアンプバンク部と、上記第1、第2、第3及び第4のスイッチング手段の導通/非導通を制御する制御回路と、を有し、上記制御回路は、メモリアクセス時に、アドレス信号に応じて上記第1、第2、第3及び第4のスイッチング手段に内の1つを導通状態とし、その他のものを非導通状態とする半導体記憶装置。

IPC (4件)：

G11C 11/401 ,  G11C 11/413 ,  H01L 27/108 ,  H01L 21/8242

FI (4件)：

G11C 11/34 362 B ,  G11C 11/34 J ,  G11C 11/34 362 H ,  H01L 27/10 681 E