特許
J-GLOBAL ID:200903004875849795

半導体装置及びその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 恩田 博宣 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平11-238716
公開番号(公開出願番号):特開2001-068640
出願日: 1999年08月25日
公開日(公表日): 2001年03月16日
要約:
【要約】【課題】キャパシタとしての性能を確保しつつ、その電極形成にかかる製造工数の増加等を抑制可能な構造を有する半導体装置及びその製造方法を提供する。【解決手段】DRAMとロジック回路とが混載される半導体装置にあって、DRAM及びロジック回路の形成領域において、拡散層6上に層間絶縁膜7を堆積し、所定位置に拡散層6とメタル配線M1とのコンタクトホール8を形成する。層間絶縁膜7上及びコンタクトホール8内にバリア金属膜9を形成し、コンタクトホール8内に埋め込み材10を埋め込む。DRAMのメモリセル領域に形成されたコンタクトホール8のみ埋め込み材10を除去してバリア金属膜9を露出させキャパシタの蓄積電極9aを形成する。蓄積電極9a上に高誘電体材料膜11を堆積し、キャパシタの対向電極12をメタル配線M1と同時形成する。
請求項(抜粋):
キャパシタを有する半導体装置において、前記キャパシタの下部電極が隔層間導通孔に埋め込まれた金属配線材料を用いて形成されてなることを特徴とする半導体装置。
IPC (7件):
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28 301 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8234 ,  H01L 27/088
FI (6件):
H01L 27/10 621 A ,  H01L 21/28 301 R ,  H01L 27/04 C ,  H01L 27/08 102 H ,  H01L 27/10 651 ,  H01L 27/10 681 F
Fターム (36件):
4M104AA01 ,  4M104BB14 ,  4M104BB30 ,  4M104BB32 ,  4M104CC01 ,  4M104DD37 ,  4M104DD43 ,  4M104FF16 ,  4M104FF17 ,  4M104FF18 ,  4M104GG08 ,  4M104GG09 ,  4M104GG16 ,  5F038AC02 ,  5F038AC14 ,  5F038DF05 ,  5F048AA09 ,  5F048AB01 ,  5F048AC01 ,  5F048BA01 ,  5F048BF02 ,  5F048BF07 ,  5F048BF12 ,  5F083GA28 ,  5F083JA01 ,  5F083JA06 ,  5F083JA14 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083KA01 ,  5F083KA05 ,  5F083PR21 ,  5F083PR39 ,  5F083PR40 ,  5F083ZA12
引用特許:
審査官引用 (7件)
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