特許
J-GLOBAL ID：200903004897537223
情報処理装置
発明者：
出願人/特許権者：
代理人 (1件)：
中島 司朗
公報種別：公開公報
出願番号（国際出願番号）：特願平5-312102
公開番号（公開出願番号）：特開平7-160574
出願日： 1993年12月13日
公開日（公表日）： 1995年06月23日
要約：
【要約】【目的】 アプリケーションの稼働に必要最低限のメモリに対してのみ電力供給を行ない、他のメモリに対しては効率良く電力供給を停止しシステム全体の消費電力消費を抑える情報処理装置を提供することを目的とする。【構成】 バッファ510およびバッファ520を用いてバスを階層化し、カウンタ620を用いてメモリ200内の1つのページへの連続アクセス回数をカウントし、メモリ200内の個々のページへのアクセス頻度を求めておく。メモリ300内のページがアクセスされた場合に、メモリ200内の最もアクセス頻度の少ないページと入れ替える。これにより、アクセス頻度の多いページをメモリ200に配置し、電源を効率良く停止できる。また、バス101の配線長が最短となるように配置をすることでCPU100がメモリ200をアクセスする際のドライブする負荷を抑えることができ必要な電力を低減できる。
請求項（抜粋）：
外部記憶装置に記憶されたプログラムを含むデータを所定のデータ単位に分割して複数の記憶手段に動的に配置する情報処理装置であって、CPUとともに第1のバスに接続され、複数のデータ単位を記憶する第1の記憶手段と、第2のバスに接続され、第1の記憶手段とは異なる複数のデータ単位を記憶する第2の記憶手段と、第1のバスと第2のバスとの間で信号をドライブするか電気的に切断するかを切り替える第1のバッファと、外部記憶装置が接続された第3のバスと第2のバスとの間で信号をドライブするか電気的に切断するかを切り替える第2のバッファと、CPUが第1の記憶手段、第2の記憶手段、外部記憶装置の何れにアクセスするかに応じて第1のバッファおよび第2のバッファを接断を制御するバス制御部と、CPUから最も頻繁にアクセスされるデータ単位を第1の記憶手段に動的に配置するメモリ管理手段とを備え、前記第1の記憶手段は、CPUとの間を接続する第1のバスの配線長が他のバスに比較して短くなる位置に実装されていることを特徴とする情報処理装置。
IPC (2件)：
G06F 12/06 515
, G06F 1/32
