特許
J-GLOBAL ID：200903004919100410
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平4-161223
公開番号（公開出願番号）：特開平6-005811
出願日： 1992年06月19日
公開日（公表日）： 1994年01月14日
要約：
【要約】【構成】 半導体基板1上に、複数の活性領域1aと、活性領域1aにほぼ直行するように配設された複数のワードライン5と、ワードライン5にほぼ直行する方向に配設された複数のビットライン13と、各活性領域1aの両端部に形成されたキャパシタとを有する半導体装置であって、活性領域1aがX軸方向に1/4ピッチずつずれてY軸方向に複数個配設され、さらに前記一方のキャパシタの下部電極と半導体基板1とを接続するためのコンタクトと、活性領域1aに対してX軸方向に3/4ピッチずれて斜め方向に近接した活性領域1aに形成された他方のキャパシタの下部電極と半導体基板1とのコンタクトとが、同一のビットライン13間に配置されている半導体装置。【効果】 コンタクトを形成する領域のビットライン13間の距離を増大させ、リーク電流を抑制することができる。
請求項（抜粋）：
半導体基板上に、複数の活性領域と、該活性領域にほぼ直行するように配設された複数のワードラインと、該ワードラインにほぼ直行する方向に配設された複数のビットラインと、前記各活性領域の両端部に形成されたキャパシタとを有する半導体装置であって、前記活性領域がX軸方向に1/4ピッチずつずれてY軸方向に複数個配設され、さらに前記一方のキャパシタの下部電極と前記半導体基板とを接続するためのコンタクトと、前記活性領域に対してX軸方向に3/4ピッチずれて斜め方向に近接した活性領域に形成された他方のキャパシタの下部電極と前記半導体基板とのコンタクトとが、同一のビットライン間に配置されていることを特徴とする半導体装置。
IPC (2件)：
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