並列テスト回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-009632
公開番号（公開出願番号）：特開平6-223596
出願日： 1993年01月25日
公開日（公表日）： 1994年08月12日
要約：

【要約】【目的】並列テスト時に於いて通常テスト時と同様にアクセスチェックが行なえる事と回路構成が単純で並列度数を変えた複数の並列テストにも容易に対応が可能な半導体記憶装置。【構成】対になるデータ信号(RWBS0〜3とRD0〜3)をそれぞれスイッチトランジスタを介してワイアードNOR接点(RD,RDの反転)の引き抜きトランジスタのゲート接点に接続し、RDとRDの反転との反転出力を第1のNANDゲートに、RDの反転とRDとの反転出力を第2のNANDゲートに入力し、それぞれの出力で出力端子(Dout)を駆動する。並列テスト時には同時に試験するデータ信号をRD,RDの反転に与えるスイッチトランジスタをONする事により不良時には出力をハイインピーダンスにして判定される。

請求項（抜粋）：

第1の入力端に第1の接点が接続され、第2の入力端に第2の接点の反転信号が入力される第1のNANDゲートと、第1の入力端に第2の接点が接続され、第2の入力端に第1の接点の反転信号が入力される第2のNANDゲートと、ゲート端にスイッチ信号が接続されドレイン端が第1の接点に接続された複数の第1のMOSトランジスタと、ドレイン端が第1のMOSトランジスタのソース端に接続されゲート端が第1のそれぞれ異なるデータ接点に接続されソース端が第1の電源線に接続された複数の第2のMOSトランジスタと、ゲート端にスイッチ信号が接続されドレイン端が第2の接点に接続された複数の第3のMOSトランジスタと、ドレイン端が第3のMOSトランジスタのソース端に接続されゲート端が第1のデータ接点と対になるデータ接点に接続されソース端が第1の電源線に接続された複数の第4のMOSトランジスタと、第1の接点にソース端が接続されゲート端にプリチャージ信号が接続されドレイン端に第2の電源線が接続される第5のMOSトランジスタと、第2の接点にソース端が接続されゲート端にプリチャージ信号が接続されドレイン端に第2の電源線が接続される第6のMOSトランジスタと、第1のNANDゲートの出力端と第2のNANDゲートの出力端が外部出力端子駆動回路に入力する出力バッファ回路を有する半導体記憶装置の並列テスト回路。

引用特許：

審査官引用 (3件)

特開平4-212799
特開昭62-272947
特開昭55-108262

前のページに戻る