特許

J-GLOBAL ID：200903004924384175

半導体装置およびその製造方法

発明者： 奥平 智仁 ,  常峰 美和 ,  柏原 慶一朗 ,  油谷 明栄 ,  伊藤 博巳
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-025866
公開番号（公開出願番号）：特開2001-217408
出願日： 2000年02月03日
公開日（公表日）： 2001年08月10日
要約：

【要約】【課題】 スタックトキャパシタを有した半導体装置において、ステップカバレッジに優れるとともに、下地依存性が低減され、また結晶性に優れた誘電体層を有した半導体装置を提供する。【解決手段】 複数のストレージノード電極SN2の上部を覆うようにスパッタリング法で形成されたBST膜で構成される誘電体膜81が全面的に配設されている。そして、誘電体膜81を覆うようにCVD法で形成されたBST膜で構成される誘電体膜82が全面的に配設されている。なお、誘電体膜81および82で誘電体層80が構成される。さらに誘電体膜82を全面的に覆うように白金で構成された導電層が配設されストレージノード電極に対する対向電極9を構成している。

請求項（抜粋）：

下地層の上に形成され、下部電極と、誘電体層と、該誘電層を間に挟んで前記下部電極に対向して配設された上部電極とを有するキャパシタを複数備えた半導体装置であって、前記誘電体層は、前記下部電極の上部および側面と、前記複数のキャパシタ間の前記下地層上を覆うように配設された第1の誘電体膜と、前記第1の誘電体膜の上部および側面と、前記複数のキャパシタ間の前記第1の誘電体膜上を覆うように配設される第2の誘電体膜とを有し、前記第1および第2の誘電体膜はペロブスカイト型の結晶構造を有し、両者の格子定数が略同一である半導体装置。

IPC (2件)：

H01L 27/108 ,  H01L 21/8242

FI (2件)：

H01L 27/10 651 ,  H01L 27/10 621 B

Fターム (22件)：

5F083AD42 ,  5F083AD43 ,  5F083AD48 ,  5F083AD49 ,  5F083AD56 ,  5F083AD60 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR09 ,  5F083PR18 ,  5F083PR21 ,  5F083PR22 ,  5F083PR39 ,  5F083PR40