特許
J-GLOBAL ID：200903004966732114
パッケージされていない半導体ダイを試験するためのシリコンをベースとする進入深度自動制限配線を製造するための方法
発明者：
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出願人/特許権者：
代理人 (1件)：
中島 淳 (外2名)
公報種別：公表公報
出願番号（国際出願番号）：特願平8-515501
公開番号（公開出願番号）：特表平10-506196
出願日： 1995年11月06日
公開日（公表日）： 1998年06月16日
要約：
【要約】半導体ダイ上のボンディングパッドに一時的に電気接触するためのシリコンをベースとする進入深度自動制限配線を形成する方法が提供される。この配線は試験用(例えばバーンイン試験用)のダイ上のボンディングパッドと接触するようになっている接触部材のアレイを有するシリコン基板を含む。この配線は基板上に接触部材を形成し、接触部材の先端に導電層を形成し、次に導電層に対する導電性トレースを形成することによって製造される。この導電層は基板および接触部材上にシリコンを含む層(例えばポリシリコン、アモルファスシリコンを含む層)および金属層(例えばチタン、タングステン、白金の層)をデポジットすることにより形成される。これら層は反応してシリサイドを形成する。次に、接触部材の先端に残った導電層に選択的に未反応の金属層およびシリコンを含む層をエッチングする。次に適当な金属化方法を使用して導電層に接触する導電性トレースを形成する。導電層にボンディングワイヤを取り付ける。これらワイヤは更に外部試験回路に取り付けてもよい。これと異なり、別の導電路、例えば外部接点(例えばスライド接点)は導電性トレースと外部回路との導電路となり得る。導電層、導電性トレースおよびボンディングワイヤは接触部材の先端から外部試験回路への低抵抗率導電路を提供する。
請求項（抜粋）：
半導体集積回路のダイを試験するための配線を製造するための方法であって、 ダイ上の導電性接点位置と係合するような大きさであって、離隔した盛り上がった接触部材のアレイを基板上に形成する工程と、 接触部材上に第1材料層および第2材料層を形成する工程と、 第1材料層と第2材料層とを反応させ、接触部材上に導電層を形成する工程と、 導電層に選択的に第1および第2材料層をエッチングする工程と、 導電層に接触した状態に基板上に導電トレースを形成する工程と を備える、配線を製造するための方法。
IPC (2件)：
FI (2件)：
G01R 1/06 F
, H01L 21/66 H
