特許

J-GLOBAL ID：200903004986250213

ゲート壁側壁なしトランジスタの製造方法

発明者： 田邊 昭
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-330202
公開番号（公開出願番号）：特開平7-193233
出願日： 1993年12月27日
公開日（公表日）： 1995年07月28日
要約：

【要約】【目的】MOSトランジスタのゲートとソース・ドレイン間の寄生容量を低減する。【構成】側壁Si3 N4 膜50を設けたMOSトランジスタのゲート電極10をマスクにソース・ドレイン30をイオン注入で形成した後、選択エピタキシャルでソース・ドレイン上にせり上げ部を作る。その後側壁Si3 N4 膜50をエッチング除去し、段差被覆性の悪い低温低圧CVDで酸化膜70を堆積すると側壁を除去した部分が真空となる。そのためそこに酸化膜が詰まっている場合よりも寄生容量が減る。

請求項（抜粋）：

ゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極をマスクとしてソース・ドレイン領域を形成する工程と、ゲート側面にSi3 N4 側壁もしくはSiO2 側壁を形成する工程と、前記Si3 N4 側壁もしくはSiO2 側壁の外側のソース・ドレイン領域にSi膜を選択的にエピタキシャル成長させる工程と、前記Si3 N4 膜もしくはSiO2 側壁のみを選択的にエッチングする工程と、段差被覆性の悪い低温低圧のCVDによって基板全面にSiO2 膜を成長させる工程を有するゲート側壁なしトランジスタの製造方法。

IPC (2件)：

H01L 29/78 ,  H01L 21/336

FI (2件)：

H01L 29/78 301 G ,  H01L 29/78 301 P

引用特許：

審査官引用 (3件)

• 特開平1-122173
  
• 特開平2-165655
  
• 特開平3-070160