特許

J-GLOBAL ID：200903004996172890

半導体装置

発明者： 川野 連也
出願人/特許権者： NECエレクトロニクス株式会社
代理人 (1件)： 速水 進治
公報種別：公開公報
出願番号（国際出願番号）：特願2004-081743
公開番号（公開出願番号）：特開2005-268670
出願日： 2004年03月19日
公開日（公表日）： 2005年09月29日
要約：

【課題】論理素子のパッド部と、半導体チップの素子領域とがバンプ接合されることにより、電気信号の伝達の遅延が抑制されるため、素子の高速動作性を図ることができる。【解決手段】論理チップ200とDRAM140とを直接接続するため、配線による負荷容量増大を抑制することができ、かつ多ピン接続による大きなバス幅を確保できる。この結果、論理チップ200からDRAM140への情報伝達の遅延を抑制することにより、半導体装置の高性能化が可能になる。【選択図】図1

請求項１：

論理素子と、半導体チップとが積層してなる半導体装置であって、 前記論理素子は、 半導体基板と、 前記半導体基板の主面に設けられた多層配線層と、 前記半導体基板を貫通し、前記多層配線層内に設けられた導電部材と接続する貫通電極と、 前記多層配線層の最上部に設けられたパッド部と、 を備え、 前記論理素子の前記パッド部と、前記半導体チップの素子領域とがバンプ接合していることを特徴とする半導体装置。

IPC (4件)：

H01L21/60 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

FI (2件)：

H01L21/60 311S ,  H01L25/08 Z

Fターム (3件)：

5F044KK07 ,  5F044KK16 ,  5F044QQ01

引用特許：

出願人引用 (3件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平10-175133   出願人：三菱電機株式会社
• 半導体パッケージ
  公報種別：公開公報   出願番号：特願2001-228566   出願人：ノキアコーポレイション
• 特開昭63-177451
  

審査官引用 (3件)

• 半導体パッケージ
  公報種別：公開公報   出願番号：特願2001-228566   出願人：ノキアコーポレイション
• 特開昭63-177451
  
• 特開昭63-177451