特許
J-GLOBAL ID：200903005004528538
CPU切替回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平6-074575
公開番号（公開出願番号）：特開平7-281917
出願日： 1994年04月13日
公開日（公表日）： 1995年10月27日
要約：
【要約】【目的】 通常運転時において待機系のCPUで現用系のCPUとは異なる処理を実行可能とし、CPUやファームウェア等の制御なしにメモリの継承処理を可能とする。【構成】 パルス発生回路3はセレクト信号122が入力されると、メモリ回路1,2に同じアドレス信号131を出力し、メモリ回路1に読出し信号133を、メモリ回路2に書込み信号133を夫々出力する。メモリ回路1から読出された情報は読出しと同時にメモリ回路2のメモリ回路1と同じアドレスに書込まれる。パルス発生回路3はカウンタ値121の回数だけ読出し書込み制御を繰返し実行し、メモリ回路1内の全ての情報が読出されてメモリ回路2に書込まれると、切替許可信号134を出力する。
請求項（抜粋）：
第1及び第2の中央処理装置を含み、前記第1の中央処理装置を現用系として使用する時に前記第2の中央処理装置を待機系として使用する情報処理システムのCPU切替回路であって、前記待機系から前記現用系への切替えを指示する切替え指示信号に応答して前記第1の中央処理装置で固有に使用される第1のメモリ装置の内容を読出しかつその読出した内容を前記第2の中央処理装置で固有に使用される第2のメモリ装置に同時に書込む手段と、前記第1のメモリ装置の内容全てが前記第2のメモリ装置に書込まれたときに前記第1の中央処理装置から前記第2の中央処理装置への切替えを許可する許可信号を出力する手段とを有することを特徴とするCPU切替回路。
IPC (2件)：
G06F 11/20 310
, G06F 15/16 470
