特許

J-GLOBAL ID：200903005008201991

デジタル信号処理回路

発明者： 堀田 照男
出願人/特許権者： 日本ビクター株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平10-207559
公開番号（公開出願番号）：特開2000-040963
出願日： 1998年07月23日
公開日（公表日）： 2000年02月08日
要約：

【要約】【課題】 サンプリングクロックの位相を調整することなく、最適な周波数特性を得ることができるデジタル信号処理回路を提供する。【解決手段】 増幅器6はA/D変換器2の出力信号cを-1/2倍する。1クロック遅延器7,8は信号cを1クロックずつ遅延する。増幅器9は1クロック遅延器8の出力を-1/2倍する。加算器10は、増幅器6の出力信号dと1クロック遅延器7の出力信号eと増幅器9の出力信号fを加算する。増幅器11は加算器10の出力信号gをα(0<α)倍する。リミッタ回路12は増幅器11の出力を振幅制限する。加算器13は、信号eとリミッタ回路12出力信号hを加算する。

請求項（抜粋）：

アナログ信号をサンプリングクロックによってサンプリングしてデジタル信号に変換するA/D変換器を備えたデジタル信号処理回路において、前記A/D変換器の出力を-1/2倍する第1の増幅器と、前記A/D変換器の出力を1クロック遅延する第1の1クロック遅延器と、前記第1の1クロック遅延器の出力を1クロック遅延する第2の1クロック遅延器と、前記第2の1クロック遅延器の出力を-1/2倍する第2の増幅器と、前記第1の増幅器と前記第1の1クロック遅延器と前記第2の増幅器の出力を加算する第1の加算器と、前記第1の加算器の出力をα(0<α)倍する第3の増幅器と、前記第3の増幅器の出力を振幅制限するリミッタ回路と、前記第1の1クロック遅延器の出力と前記リミッタ回路の出力とを加算する第2の加算器とを備えて構成したことを特徴とするデジタル信号処理回路。

IPC (2件)：

H03M 1/12 ,  H03M 1/08

FI (2件)：

H03M 1/12 C ,  H03M 1/08 A

Fターム (6件)：

5J022AA01 ,  5J022BA01 ,  5J022CA10 ,  5J022CE01 ,  5J022CE04 ,  5J022CF02