特許

J-GLOBAL ID：200903005054958169

スキュー調整回路

発明者： 遠藤 忠和
出願人/特許権者： 安藤電気株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平5-238784
公開番号（公開出願番号）：特開平7-072221
出願日： 1993年08月31日
公開日（公表日）： 1995年03月17日
要約：

【要約】【目的】 ディジタルロジック回路を採用する事によって回路の集積化を容易にし回路規模を縮小させ、テスターのピン数が増大しても回路規模を増大させる必要のないスキュー調整回路を提供する。【構成】 n(nは正の整数)段目の第1入力信号を基準ゲート遅延時間の2n-1 倍だけ遅延させn段目の第2入力信号として出力するn段のゲート遅延回路1B・2B・4B・8B・16Bと、第1入力信号と第2入力信号とを選択的に入力して、いずれか一方の入力信号をn+1段目の第1入力信号として出力側へ送出するn段のセレクタ1A・2A・3A・4A・5Aとを設定、ゲート遅延回路1B・2B・4B・8B・16Bとセレクタ1A・2A・3A・4A・5Aとをn段縦続接続し、各々のセレクタ1A・2A・3A・4A・5Aに所定の選択信号を印加し、n段目のセレクタ5Aより入力信号を所定時間だけ遅延させて出力させる。

請求項（抜粋）：

n(nは正の整数)段目の第1入力信号を基準ゲート遅延時間の2n-1 倍だけ遅延させn段目の第2入力信号として出力するn段のゲート遅延回路(1B,2B,4B,8B,16B) と、前記第1入力信号と前記第2入力信号とを選択的に入力して、いずれか一方の入力信号をn+1段目の第1入力信号として出力側へ送出するn段のセレクタ(1A,2A,3A,4A,5A) とを設定、ゲート遅延回路(1B,2B,4B,8B,16B) とセレクタ(1A,2A,3A,4A,5A)とをn段縦続接続し、各々のセレクタ(1A,2A,3A,4A,5A)に所定の選択信号を印加し、n段目のセレクタ(5A)より入力信号を所定時間だけ遅延させて出力させることを特徴とするスキュー調整回路。

IPC (3件)：

G01R 31/3183 ,  H03K 5/13 ,  H03K 5/14

引用特許：

審査官引用 (1件)

• タイミング校正装置
  公報種別：公開公報   出願番号：特願平3-200533   出願人：株式会社アドバンテスト