特許

J-GLOBAL ID：200903005084031264

半導体装置及びその製造方法

発明者： 森川 隆史
出願人/特許権者： ソニー株式会社
公報種別：公開公報
出願番号（国際出願番号）：特願平8-227959
公開番号（公開出願番号）：特開平10-074706
出願日： 1996年08月29日
公開日（公表日）： 1998年03月17日
要約：

【要約】【課題】 本発明は、ゲート電極上の層間絶縁膜の膜剥がれの発生を抑制し、膜剥がれを起こした層間絶縁膜が他の部分に付着して素子特性や信頼性を劣化させることを防止して、製造歩留まりの向上を実現することができる半導体装置及びその製造方法を提供することを課題とする。【解決手段】 シリコン基板10上にゲート絶縁膜16を介して形成されたゲート電極18が、下から順に積層されたポリシリコン層20/タングステン・シリサイド層22/ポリシリコン層24からなる3層構造である。そして層間絶縁膜としてのシリコン酸化膜26と接触する最上層のポリシリコン層24はシリコン酸化膜26との密着力が大きいため、ウェーハ周辺部に残存する大面積のポリサイド層上にシリコン酸化膜26を介して応力の極めて大きい膜が堆積されても、シリコン酸化膜26の膜剥がれの発生を抑制することができる。

請求項（抜粋）：

半導体基板上にゲート絶縁膜を介してゲート電極が形成され、前記ゲート電極が形成された基体上に層間絶縁膜が形成されている半導体装置であって、前記ゲート電極が、前記ゲート絶縁膜上に順に積層されたポリシリコン層、シリサイド層、及び前記層間絶縁膜との密着力が前記シリサイド層よりも大きい導電層からなる3層構造であることを特徴とする半導体装置。

IPC (2件)：

H01L 21/28 301 ,  H01L 29/78

FI (2件)：

H01L 21/28 301 D ,  H01L 29/78 301 G