特許
J-GLOBAL ID：200903005084764024

半導体装置の製造方法、半導体装置

発明者：
伊藤 文男

伊藤 文男 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-032181
公開番号（公開出願番号）：特開2005-223265
出願日： 2004年02月09日
公開日（公表日）： 2005年08月18日
要約：
【課題】 サイドエッチの発生を防止することができる半導体装置の製造方法を提供すること。【解決手段】 本発明の半導体装置の製造方法は、(1)基板1表面上に第1絶縁膜3を介して表面電極5を形成し、(2)第1絶縁膜3をエッチングストッパ膜として、基板1裏面上で表面電極5に対向する部位から基板1をエッチングすることにより、基板1を貫通して第1絶縁膜3に達する貫通孔7を形成し、(3)貫通孔7を通って、第1絶縁膜3をエッチングすることにより、表面電極5を基板1裏面側に露出させ、(4)表面電極5に電気的に接続される裏面電極13を基板1裏面上及び貫通孔7内に形成する工程を備える。 本発明の半導体装置の製造方法では、基板1に貫通孔7を形成する際に、第1絶縁膜3をエッチングストッパ膜として用いているので、表面電極5にサイドエッチが発生するのを防止することができる。【選択図】図1
請求項（抜粋）：
(1)基板表面上に第1絶縁膜を介して表面電極を形成し、(2)第1絶縁膜をエッチングストッパ膜として、基板裏面上で表面電極に対向する部位から基板をエッチングすることにより、基板を貫通して第1絶縁膜に達する貫通孔を形成し、(3)貫通孔を通って、第1絶縁膜をエッチングすることにより、表面電極を基板裏面側に露出させ、(4)表面電極に電気的に接続される裏面電極を基板裏面上及び貫通孔内に形成する工程を備える半導体装置の製造方法。
IPC (1件)：
H01L21/3205
FI (1件)：
H01L21/88 J
Fターム (28件)：
5F033GG01 ,  5F033GG02 ,  5F033HH07 ,  5F033HH13 ,  5F033HH18 ,  5F033JJ07 ,  5F033JJ13 ,  5F033JJ18 ,  5F033JJ23 ,  5F033KK07 ,  5F033KK13 ,  5F033KK18 ,  5F033KK23 ,  5F033MM08 ,  5F033PP15 ,  5F033PP19 ,  5F033PP27 ,  5F033PP28 ,  5F033QQ07 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ19 ,  5F033QQ25 ,  5F033QQ33 ,  5F033RR04 ,  5F033RR06 ,  5F033TT06 ,  5F033TT07
引用特許：
出願人引用 (3件) 審査官引用 (2件)

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