特許

J-GLOBAL ID：200903005138553350

Iddqテスト回路

発明者： 木村 誠吾
出願人/特許権者： エヌイーシーマイクロシステム株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-294522
公開番号（公開出願番号）：特開2002-098732
出願日： 2000年09月27日
公開日（公表日）： 2002年04月05日
要約：

【要約】【課題】高速駆動のIddqテスト回路を提供する。【解決手段】VDDQを受け入力信号を駆動する差動増幅回路と、VDDQとは異なる電位のVDDを受け、差動増幅回路のIddqテストをするために差動増幅回路の出力電位を制御する制御回路と、VDDを受け差動増幅回路の出力を出力するインバータとで構成されるIddqテスト回路であって、差動増幅回路が入力信号を駆動する通常動作のときは、差動増幅回路の出力がインバータのトランジスタの耐圧以下の電位を出力し、差動増幅回路がIddqテスト動作のときは、差動増幅回路の出力を前記制御回路がインバータのトランジスタの耐圧以下の電位を出力するように制御するIddqテスト回路。

請求項（抜粋）：

第1の電源電位を受け入力信号を駆動する差動増幅回路と、前記第1の電源電位とは異なる電位の第2の電源電位を受け、前記差動増幅回路のVDD supply current Quiescentのテスト(以下、Iddqテストと略記する)をするために前記差動増幅回路の出力電位を制御する制御回路と、前記第2の電源電位を受け、前記差動増幅回路の出力を出力するインバータとで構成されるIddqテスト回路であって、前記差動増幅回路が前記入力信号を駆動する通常動作のときは、前記差動増幅回路の出力が前記インバータのトランジスタの耐圧以下の電位を出力し、前記差動増幅回路が前記Iddqテスト動作のときは、前記差動増幅回路の出力を前記制御回路が前記インバータのトランジスタの耐圧以下の電位を出力するように制御することを特徴とするIddqテスト回路。

IPC (2件)：

G01R 31/26 ,  H03F 3/45

FI (3件)：

G01R 31/26 B ,  G01R 31/26 G ,  H03F 3/45 Z

Fターム (19件)：

2G003AA02 ,  2G003AA07 ,  2G003AB00 ,  2G003AE08 ,  2G003AH00 ,  5J066AA03 ,  5J066AA12 ,  5J066CA97 ,  5J066FA01 ,  5J066HA10 ,  5J066HA17 ,  5J066HA19 ,  5J066KA02 ,  5J066KA04 ,  5J066KA05 ,  5J066KA09 ,  5J066KA33 ,  5J066TA01 ,  5J066TA06