特許

J-GLOBAL ID：200903005159559561

半導体スタック

発明者： 蛯子 晴夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 則近 憲佑
公報種別：公開公報
出願番号（国際出願番号）：特願平6-143727
公開番号（公開出願番号）：特開平8-019245
出願日： 1994年06月27日
公開日（公表日）： 1996年01月19日
要約：

【要約】【目的】 回路の配線インダクタンスをより小さくし、各素子のスイッチング動作時のサージ電圧を更に抑えることが可能な半導体スタックの提供。【構成】 同一面上に正極端子、負極端子、交流端子を導出した少くとも直列接続された1対のスイッチング素子1a,2a及び正極端子、負極端子を導出したコンデンサ15を有する半導体スタックにおいて、前記端子上に配置される、それぞれ絶縁を保って積層された第1、第2及び第3の導体板から成る一括積層導体8と、この一括積層導体8を貫通して設けられる端子接続ボルト13,16を介して前記端子と前記導体板を電気的に接続して構成した半導体スタック。

請求項（抜粋）：

同一面上に正極端子、負極端子、交流端子を導出した少くとも直列接続された1対のスイッチング素子及び正極端子、負極端子を導出したコンデンサを有する半導体スタックにおいて、前記スイッチング素子とコンデンサの端子上に配置される板状の絶縁物で挟まれ且つそれぞれの相互間にも板状の絶縁物を挟んで積層構成された板状の第1、第2、第3の導体から成る一括積層導体と、前記第1の導体は、前記1対のスイッチング素子の正極端子と前記コンデンサの正極端子に電気的に接続され、前記第2、第3の導体から絶縁された状態で前記一括積層導体を貫通する第1の接続手段を備え、前記第2の導体は、前記1対のスイッチング素子の交流端子と電気的に接続され、前記第1、第3の導体から絶縁された状態で前記一括積層導体を貫通する第2の接続手段を備え、前記第3の導体は、前記1対のスイッチング素子の負極端子と前記コンデンサの負極端子に電気的に接続され、前記第1、第2の導体から絶縁された状態で前記一括積層導体を貫通する第3の接続手段を備えたことを特徴とする半導体スタック。