半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (6件)：鈴江武彦 , 河野哲 , 中村誠 , 蔵田昌俊 , 村松貞男 , 橋本良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-431625
公開番号（公開出願番号）：特開2004-220759
出願日： 2003年12月25日
公開日（公表日）： 2004年08月05日
要約：

【課題】MRAMセルの磁気抵抗素子の抵抗値のばらつきや、メモリセルアレイ内のMRAMセルの位置に拘らず、MRAMセルの読み出し信号量が安定になり、MRAMの読み出し動作速度の増加を防ぎつつ、大規模なメモリセルアレイ構成を可能とし、チップ面積の低減およびチップコストの低減を図る。【解決手段】それぞれトンネル磁気抵抗効果を持ち互いに逆のデータを保持する第1の磁気抵抗素子MTJ[0]及び第2の磁気抵抗素子MTJ[1]と少なくとも1個のトランスファゲートとを含み、これら第1、第2の磁気抵抗素子が両端間に直列に挿入されると共に上記少なくとも1個のトランスファゲートが上記第1、第2の磁気抵抗素子に直列に接続された磁気メモリセル31と、磁気メモリセルの両端にそれぞれ接続された第1及び第2のビット線WBL[0]、WBL[1]と、磁気メモリセルに隣接して設けられた書き込み用ワード線WWLと、磁気メモリセルに接続されたデータ読み出し用ビット線RBLとを具備している。【選択図】図2

請求項（抜粋）：

それぞれトンネル磁気抵抗効果を持ち互いに逆のデータを保持する第1の磁気抵抗素子及び第2の磁気抵抗素子と少なくとも1個以上のトランスファゲートとを含み、これら第1、第2の磁気抵抗素子が両端間に直列に挿入されると共に上記少なくとも1個以上のトランスファゲートが上記第1、第2の磁気抵抗素子に直列に接続された磁気メモリセルと、前記磁気メモリセルの両端にそれぞれ接続された第1及び第2のビット線と、前記磁気メモリセル内に配置された書込み用の第1のワード線と、前記磁気メモリセルに接続されたデータ読み出し用の第3のビット線と、前記少なくとも1個以上のトランスファゲートのゲート電極に接続された読み出し用の第2のワード線とを具備したことを特徴とする半導体記憶装置。

IPC (3件)：

G11C11/15 , H01L27/105 , H01L43/08

FI (4件)：

G11C11/15 110 , G11C11/15 150 , H01L43/08 Z , H01L27/10 447

Fターム (12件)：

5F083FZ10 , 5F083GA09 , 5F083GA11 , 5F083LA01 , 5F083LA03 , 5F083LA05 , 5F083LA12 , 5F083MA06 , 5F083MA15 , 5F083MA16 , 5F083MA19 , 5F083ZA28

引用特許：

出願人引用 (5件)

不揮発性半導体記憶装置及び情報記録方法
公報種別：公開公報出願番号：特願2000-199590 出願人：日本電気株式会社
米国特許第5,946,227号明細書
米国特許第5,986,925号明細書

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審査官引用 (3件)

磁気メモリ装置
公報種別：公開公報出願番号：特願2001-332280 出願人：三洋電機株式会社
特開昭59-072162
MRAM用の読出/書込構造
公報種別：公表公報出願番号：特願2000-594120 出願人：インフィネオンテクノロジーズアクチエンゲゼルシャフト

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