特許
J-GLOBAL ID：200903005202195005
信号処理用遅延回路
発明者：
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出願人/特許権者：
代理人 (1件)：
富田 和子
公報種別：公開公報
出願番号（国際出願番号）：特願平6-209927
公開番号（公開出願番号）：特開平8-018414
出願日： 1994年09月02日
公開日（公表日）： 1996年01月19日
要約：
【要約】【目的】高密度化、高速化に対応した信号処理回路を実現する。【構成】ディレイPLL303内の基準遅延回路314の遅延量はリファレンス信号310に基づいて、製造ばらつきや、電源変動、温度変化に依らず一定に制御される。この基準遅延回路314の遅延量制御に用いられる制御信号334を、ウィンドウ調整回路301内のウィンドウ調整遅延回路312およびT/2生成遅延回路313の遅延量制御にも用いる。遅延回路312、313、314は、同一構成のアナログ可変遅延回路により構成される。ウィンドウ調整遅延回路312の制御は、制御信号334をDAC326で重み付けした信号により行なう。【効果】遅延量が、製造ばらつきや、電源変動、温度変化に依存しない高精度菜アナログ可変ディレイ回路を用いて、高密度化および高速化に対応したデータ取り込み回路およびデータ書き込み回路を提供することができる。
請求項（抜粋）：
外部基準信号に基づいて遅延量が制御される第1のアナログ可変遅延回路を有する第1の遅延手段と、該第1の遅延手段において生成される遅延量制御信号に基づいて、遅延量が制御される第2のアナログ可変遅延回路を有する第2の遅延手段と、を備えたことを特徴とする信号処理用遅延回路。
IPC (4件)：
H03K 5/135
, G11B 5/09 321
, H03H 11/26
, H03H 11/54
