特許
J-GLOBAL ID：200903005210243957
逓倍回路およびタイミング調整回路
発明者：
出願人/特許権者：
代理人 (1件)：
岩佐 義幸
公報種別：公開公報
出願番号（国際出願番号）：特願平9-168228
公開番号（公開出願番号）：特開平11-017502
出願日： 1997年06月25日
公開日（公表日）： 1999年01月22日
要約：
【要約】【課題】 逓倍回路において、抵抗と容量などで構成される遅延回路が充電または放電中に電源またはGNDにノイズが重畳した場合、遅延回路の出力を入力とするインバータが誤動作することを防止する。【解決手段】 遅延回路9の後段に設けられたタイミング調整回路10において、反転遅延回路4にて所定の遅延を与えることで逓倍回路出力のタイミングをずらし、更に前記所定の遅延時間内に遅延回路9の出力をPチャネルMOSトランジスタ1でプルアップまたはNチャネルMOSトランジスタ2でプルダウンすることで、遅延回路9の出力を電源電位またはGND電位に固定する。
請求項（抜粋）：
基準クロックを入力とする第1のインバータ回路と、第1のインバータ回路の出力を入力とする第2のインバータ回路と、第2のインバータ回路の出力を入力とし所定の遅延を与える遅延回路と、前記遅延回路の出力を入力とし、所定の遅延を与えると共に、前記遅延回路の出力を強制的に電源電位またはGND電位にするタイミング調整回路と、前記基準クロックと前記タイミング調整回路の出力とを各々入力とする2入力排他的OR回路とを有し、前記排他的OR回路の出力が、前記基準クロックを逓倍することを特徴とする逓倍回路。
IPC (2件)：
FI (2件)：
引用特許：
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