特許
J-GLOBAL ID：200903005227461826
メモリ・システムのリフレッシュ制御方式
発明者：
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出願人/特許権者：
代理人 (1件)：
宮園 純一
公報種別：公開公報
出願番号（国際出願番号）：特願平4-174935
公開番号（公開出願番号）：特開平5-342863
出願日： 1992年06月09日
公開日（公表日）： 1993年12月24日
要約：
【要約】【目的】 オンデマンド方式のキャッシュメモリ2を含む、DRAMとDRAMコントローラのメモリ・システムにおいて、DRAM9へのアクセス要求とリフレッシュ要求の競合を少なくして、メモリ・アクセスの効率化を図る。【構成】 キャッシュ・メモリ2がキャッシュ・ミスを起こしたことを検出して、ミスしたデータを含む連続したデータを取り込んだ後に、キャッシュ・ヒットする可能性の高い区間にDRAM9のリフレッシュを行なうようにタイミングを調整するようにしたものである。
請求項（抜粋）：
プロセッサに接続され、かつタイマにより一定時間間隔でリフレッシュされるダイナミック・ランダム・アクセス・メモリと、このダイナミック・ランダム・アクセス・メモリとプロセッサとの間に接続され、かつキャッシュ・ミス時に、ダイナミック・ランダム・アクセス・メモリから、ミスしたデータを含む連続したデータを取込むキャッシュ・メモリとを備えたメモリ・システムのリフレッシュ制御方式において、上記キャッシュ・メモリがキャッシュ・ミスを起こして上記データを取込んだ後、上記タイマをリセットするリフレッシュ設定手段を備え、上記取込んだデータがキャッシュ・ヒットする可能性が高く、プロセッサがダイナミック・ランダム・アクセス・メモリへアクセスする可能性の低い区間中に、ダイナミック・ランダム・アクセス・メモリのリフレッシュを行うようにしたことを特徴とするメモリ・システムのリフレッシュ制御方式。
IPC (3件)：
G11C 11/406
, G06F 12/00 550
, G06F 12/08 310
