特許
J-GLOBAL ID:200903005245042350

メモリ制御回路およびメモリ制御方法

発明者:
出願人/特許権者:
代理人 (1件): 山内 梅雄
公報種別:公開公報
出願番号(国際出願番号):特願2004-066186
公開番号(公開出願番号):特開2005-258587
出願日: 2004年03月09日
公開日(公表日): 2005年09月22日
要約:
【課題】メモリを共有して使用するCPUやDSPといった複数の処理手段がメモリの使用について競合するとき、競合により使用を待機している処理手段のために無駄な電力を消費させないメモリ制御回路およびメモリ制御方法を得ること。【解決手段】第1および第2のCPU部11、12は、SDRAM部13をアクセスするとき調停部14にバス要求信号36、37を送出し、バス許可信号38、39が送られてきた段階で、対応するCPU部がバスをドライブすればよい。調停部14は第2の選択部32を指示して初期設定の指示とリフレッシュのタイミングの指示を行う。第2の選択部32はこれを基にSDRAM部13のリフレッシュおよび第1の選択部31の選択したアドレス等に基づいてアクセスを行う。【選択図】図1
請求項(抜粋):
データ保持のためのリフレッシュを必要とするメモリと、 このメモリを共有する複数の処理手段と、 これらの処理手段が前記メモリをアクセスしようとするときに出力するバス要求信号を受け取り、バスの使用を許可するときバス許可信号を許可を行う処理手段に送出するバス調停手段と、 前記メモリのリフレッシュを周期的に要求するリフレッシュタイマ手段と、 前記バス調停手段によって前記複数の処理手段のうちでバスの使用を許可するとされた処理手段から送られてきた前記メモリのアドレス等のアクセス用データを選択する第1の選択手段と、 前記リフレッシュタイマ手段の指示によりリフレッシュ用データを発生させるリフレッシュ用データ発生手段と、 前記調停手段から送られてくる制御信号に基づいて第1の選択手段によって選択された前記アクセス用データと前記リフレッシュ用データを択一的に選択して前記メモリに供給する第2の選択手段 とを具備することを特徴とするメモリ制御回路。
IPC (1件):
G06F12/00
FI (3件):
G06F12/00 571A ,  G06F12/00 550B ,  G06F12/00 550E
Fターム (2件):
5B060CA10 ,  5B060CD11
引用特許:
出願人引用 (10件)
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審査官引用 (9件)
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