特許

J-GLOBAL ID：200903005248714651

半導体装置の製造方法

発明者： 秋葉 利彦
出願人/特許権者： 富士通株式会社
代理人 (1件)： 北野 好人
公報種別：公開公報
出願番号（国際出願番号）：特願平7-301286
公開番号（公開出願番号）：特開平9-148449
出願日： 1995年11月20日
公開日（公表日）： 1997年06月06日
要約：

【要約】【課題】 ゲート電極に異なる電極材料を用いたトランジスタを有する半導体装置の製造方法に関し、ゲート絶縁膜が薄くなってもゲート電極や半導体基板が削られるおそれのない半導体装置の製造方法を提供する。【解決手段】 第1のトランジスタが形成される第1の領域14上に第1の電極材料の層20を形成し、第2のトランジスタが形成される第2の領域16上と第1の領域14上に第2の電極材料の層26を形成し、第2の領域16をマスクして、第1の領域14上の第2の電極材料の層26をエッチング除去し、第1の領域14上の第1の電極材料の層20と、第2の領域16上の第2の電極材料の層26とをパターニングして、第1のトランジスタの第1のゲート電極30と、第2のトランジスタの第2のゲート電極32とを形成する。

請求項（抜粋）：

第1の電極材料による第1のゲート電極を有する第1のトランジスタと、第2の電極材料による第2のゲート電極を有する第2のトランジスタとを有する半導体装置の製造方法において、前記第1のトランジスタが形成される第1の領域上に前記第1の電極材料の層を形成する第1の工程と、前記第2のトランジスタが形成される第2の領域上と前記第1の領域上に前記第2の電極材料の層を形成する第2の工程と、前記第2の領域をマスクして、前記第1の領域上の前記第2の電極材料の層をエッチング除去する第3の工程と、前記第1の領域上の前記第1の電極材料の層と、前記第2の領域上の前記第2の電極材料の層とをパターニングして、前記第1のトランジスタの前記第1のゲート電極と、前記第2のトランジスタの前記第2のゲート電極とを形成する第4の工程とを有することを特徴とする半導体装置の製造方法。

IPC (4件)：

H01L 21/8234 ,  H01L 27/088 ,  H01L 21/28 301 ,  H01L 21/3065

FI (3件)：

H01L 27/08 102 C ,  H01L 21/28 301 D ,  H01L 21/302 J