特許
J-GLOBAL ID:200903005263358918
半導体装置の製造方法
発明者:
出願人/特許権者:
代理人 (1件):
松田 三夫
公報種別:公開公報
出願番号(国際出願番号):特願2005-236184
公開番号(公開出願番号):特開2007-053175
出願日: 2005年08月17日
公開日(公表日): 2007年03月01日
要約:
【課題】 アンチヒューズとして用いられるMOSキャパシタと、LDD構造を有するMOSトランジスタとを、同一基板上に設けてなる半導体装置の製造方法において、LDD構造のMOSトランジスタの製造工程で、MOSキャパシタが破壊される虞のない製造方法を提供する。【課題の解決手段】 MOSキャパシタのキャパシタ電極4をシリコン酸化膜6で被覆し、その後、MOSトランジスタのゲート電極を形成するためのドライエッチング、並びにMOSトランジスタのサイドウォールスペーサを形成するためのドライエッチングを施すことにより、MOSキャパシタをシリコン酸化膜6で保護して、ドライエッチングによる破壊を防止する。【選択図】 図2
請求項1:
アンチヒューズとして用いられるMOSキャパシタと、LDD(Lightly Doped Drain and Source)構造を有するMOSトランジスタとを、同一基板上に設けてなる半導体装置の製造方法において、
キャパシタ電極を形成する工程と、このキャパシタ電極をシリコン酸化膜で被覆する工程と、MOSトランジスタのゲート電極を形成するためのゲート用堆積工程と、ドライエッチングによるゲート電極形成工程と、MOSトランジスタのゲート電極のサイドウォールスペーサを形成するためのサイドウォールスペーサ用堆積工程と、ドライエッチングによるサイドウォールスペーサ形成工程とを含む
ことを特徴とする半導体装置の製造方法。
IPC (5件):
H01L 21/823
, H01L 27/06
, H01L 21/822
, H01L 27/04
, H01L 21/82
FI (4件):
H01L27/06 102A
, H01L27/04 H
, H01L27/04 C
, H01L21/82 F
Fターム (17件):
5F038AC03
, 5F038AC05
, 5F038AV15
, 5F038EZ13
, 5F038EZ15
, 5F038EZ20
, 5F048AC10
, 5F048BB05
, 5F048BB09
, 5F048BC06
, 5F048DA25
, 5F064CC09
, 5F064CC23
, 5F064FF28
, 5F064FF45
, 5F064GG01
, 5F064GG03
引用特許:
出願人引用 (5件)
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審査官引用 (4件)