特許

J-GLOBAL ID：200903005305767058

半導体記憶装置

発明者： 河越 知也
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (2件)： 吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2008-108692
公開番号（公開出願番号）：特開2009-259349
出願日： 2008年04月18日
公開日（公表日）： 2009年11月05日
要約：

【課題】置換を行うワード線のアドレスをメモリブロック毎に切換える方式と固定する方式とを切換え可能な半導体記憶装置を提供する。【解決手段】ヒューズ部22に高速動作ヒューズHSFUSEを設け、高速動作ヒューズHSFUSEが切断されたときに、シフト冗長回路6が置換を行うアドレスが、アドレス信号によらずヒューズ素子FUSE0に固定されるように構成する。また高速動作ヒューズHSFUSEが切断されたときに、センスアンプの活性化信号であるセンスアンプイネーブル信号の遅延時間が少なくなるように構成する。【選択図】図5

請求項（抜粋）：

複数のメモリセルを含むメモリセルアレイと、 前記複数のメモリセルから特定のメモリセルを選択してデータの書込動作および読出動作の少なくとも一方を行うための複数の信号線と、 前記信号線に信号を入出力するための入出力線と、 前記複数の信号線のうちの不良信号線を特定するための不良アドレス信号を出力する不良アドレス信号出力手段と、 前記複数の信号線のうちの予め定める固定信号線を特定するための固定アドレス信号を出力する固定アドレス信号出力手段と、 前記入出力線と前記信号線との接続を切換える冗長回路と、 前記特定のメモリセルへのデータの書込動作および読出動作の少なくとも一方を行うための活性化信号を出力する活性化信号出力手段と、 前記活性化信号が入力されると、前記特定のメモリセルへのデータの書込動作および読出動作の少なくとも一方を行う書込読出手段とを備え、 前記冗長回路は、 前記不良アドレス信号が入力されると、前記不良アドレス信号に基づいて、前記不良信号線が他の信号線によって置換されるように、前記入出力線と前記信号線との接続を切換え、 前記固定アドレス信号が入力されると、前記固定アドレス信号に基づいて、前記固定信号線が、予め定める他の固定信号線によって置換されるように、前記入出力線と前記信号線との接続を切換え、 前記活性化信号出力手段は、 前記固定アドレス信号が前記冗長回路に入力されてから前記活性化信号が出力されるまでの遅延時間が、前記不良アドレス信号が前記冗長回路に入力されてから前記活性化信号が出力されるまでの遅延時間よりも小さくなるように、前記活性化信号を出力することを特徴とする半導体記憶装置。

IPC (2件)：

G11C 29/04 ,  G11C 11/15

FI (3件)：

G11C29/00 603F ,  G11C29/00 603H ,  G11C11/15 190

Fターム (8件)：

5L106AA00 ,  5L106CC08 ,  5L106CC12 ,  5L106CC17 ,  5L106CC21 ,  5L106CC31 ,  5L106EE07 ,  5L106GG07