特許
J-GLOBAL ID：200903005321147850
タイムスロット割当制御方式
発明者：
出願人/特許権者：
代理人 (1件)：
井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平3-087964
公開番号（公開出願番号）：特開平6-061960
出願日： 1991年04月19日
公開日（公表日）： 1994年03月04日
要約：
【要約】【目的】 本発明は、ディジタル統合網(ISDN)に対する高速ディジタルIインタフェースにおけるタイムスロット割当制御方式に関し、任意のタイムスロットを、各チャネルに割当てる為の制御回路を、簡単な回路で実現する。【構成】 汎用MPU,メモリ等からなる制御回路と、外部から設定され、上記MPUからアクセスできるユーザ速度設定レジスタと、該ユーザ速度設定レジスタにユーザ速度が設定されたとき、MPUに割込みを発生する回路と、上記MPUからアクセスできるパッケージ搭載位置表示レジスタと、タイムスロット割当開始レジスタと、タイムスロットカウントレジスタを具備し、上記割込みを契機にメモリ上のファーム/ソフトを実行して、パッケージ搭載位置と、ユーザ速度に対応して、上記タイムスロット割当開始レジスタに設定したタイムスロットから、上記タイムスロットカウントレジスタに設定されたスロット数のタイムスロットを割当てる。
請求項（抜粋）：
ディジタル統合網(ISDN)に対する高速ディジタルIインタフェースにおけるタイムスロット割当制御方式であって、該高速ディジタルIインタフェースに接続される、複数のチャネルを備えた回線対応部に、少なくとも、汎用のプロセッサ(MPU)(10) と, メモリ(11)とからなる制御回路(1) と、外部から設定され、上記プロセッサ(MPU)(10) からアクセスできるユーザ速度設定レジスタ(3) と、該ユーザ速度設定レジスタ(3) にユーザ速度が設定されたとき、上記プロセッサ(MPU)(10) に割込みを発生する回路(30)と、上記プロセッサ(MPU)(10) からアクセスできる、上記各チャネルが実装されているパッケージの搭載位置/チャネル番号を指示するパッケージ搭載位置表示レジスタ(2) と、タイムスロット割当開始レジスタ(4) と、タイムスロットカウントレジスタ(5,6) を具備し、上記割込み発生回路(30)からの割込み信号によるプロセッサ(10)への割込みを契機に、上記制御部(1) のメモリ(11)上のファームウェア/ソフトウェアを上記プロセッサ(MPU)(10) が実行し、上記パッケージ搭載位置表示レジスタ(2) に設定されているパッケージ搭載位置/チャネル番号に対応して、上記タイムスロット(TS)割当開始レジスタ(4) に設定したタイムスロットから、上記ユーザ速度設定レジスタ(3) に設定されているユーザ速度に対応して、上記タイムスロット(TS)カウントレジスタ(5,6) に設定されたスロット数に基づいて、該パッケージに搭載されているチャネルに対して、複数のタイムスロットを割当てることを特徴とするタイムスロット割当制御方式。
IPC (2件)：
H04J 3/04
, H04Q 11/04 301
