特許
J-GLOBAL ID：200903005327287459
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平5-207102
公開番号（公開出願番号）：特開平7-046125
出願日： 1993年07月28日
公開日（公表日）： 1995年02月14日
要約：
【要約】【目的】 受信システムの周波数シンセサイザにおけるPLL回路のS/N改善のために位相比較にデッドゾーンを設けつつ安定な同期収束を可能とする。【構成】 位相進みPD パルスを遅延器11bで遅延してD-FF13bのクロック入力とする。また、PD パルスを時定数回路10bで積分し、この積分波形をトランジスタ15bの閾値と比較してこの閾値以上のときにパルスを生成する。このパルスをD-FF13bのデータ入力としてPD パルスをラッチし、オアゲート14bでPD パルス消滅時にD-FF13bをリセットする。このQ出力RD をチャージポンプ,ループフィルタへ供給してVCOの制御電圧を得る。【効果】 デッドゾーンは時定数回路のCRとトランジスタの閾値で定まり、デッドゾーンより大なるPD パルスはそのまま出力されるので、同期収束が安定となる。
請求項（抜粋）：
電圧制御発振手段と、この発振出力周波数信号と外部発振周波数信号との位相比較をなす位相比較手段と、この位相比較出力に応じて前記電圧制御発振手段の制御電圧を生成する制御電圧生成手段とを含むPLL回路であって、前記制御電圧生成手段は、前記位相比較出力を遅延する遅延手段と、前記位相比較出力を入力とする時定数回路と、前記遅延手段の出力によって前記時定数回路の出力状態をラッチし前記遅延手段の出力が消失したときにこのラッチ状態を解除するラッチ手段とを含み、このラッチ出力を用いて前記制御電圧を生成するよう構成されていることを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/18 Z
, H03L 7/08 E
