半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：岡本啓三
公報種別：公開公報
出願番号（国際出願番号）：特願平11-217308
公開番号（公開出願番号）：特開2001-043674
出願日： 1999年07月30日
公開日（公表日）： 2001年02月16日
要約：

【要約】 (修正有)【課題】 DRAM自身が複数のポートを有し、複数のアドレスに対し同時にアクセスをすることが可能であり、ウェハの面積の拡大を回避できる半導体記憶装置を提供する。【解決手段】メモリブロックB11〜B41は共有配線JB1 に、メモリブロックB12〜B42は共有配線JB2 に、メモリブロックB13〜B43は共有配線JB3 に、メモリブロックB14〜B44は共有配線JB4 に共通接続されている。ポートP1,P2が異なる共有配線に接続されたメモリブロックにアクセスする場合は、スイッチS11〜S14,S21〜S22を制御して、同時にアクセスすることを可能とする。また、ポートP1,P2が同じ共有配線に接続されたメモリブロックをアクセスする場合は、先にアクセスを開始したポートのアクセス終了を待って、他のポートのアクセスを開始する。3以上のポートをもつ半導体記憶装置も可能である。

請求項１：

複数組の共有配線と、各共有配線毎に共通接続された複数のメモリブロックからなる複数組のメモリブロック群と、前記メモリブロックにアクセスする第1のポートと、前記メモリブロックにアクセスする第2のポートと、前記第1のポートと前記複数組の共有配線との間を電気的に接続又は遮断する複数の第1のスイッチと、前記第2のポートと前記複数組の共有配線との間を電気的に接続又は遮断する複数の第2のスイッチと、前記第1のスイッチ及び前記第2のスイッチを制御するスイッチ制御回路とを有することを特徴とする半導体記憶装置。

IPC (5件)：

G11C 11/401 , G11C 11/409 , G11C 11/407 , H01L 27/108 , H01L 21/8242

FI (6件)：

G11C 11/34 362 G , G11C 11/34 354 R , G11C 11/34 354 D , G11C 11/34 362 H , H01L 27/10 681 F , H01L 27/10 681 E

Fターム (17件)：

5B024AA07 , 5B024AA15 , 5B024BA29 , 5B024CA16 , 5B024CA18 , 5F083AD00 , 5F083GA09 , 5F083GA30 , 5F083LA01 , 5F083LA03 , 5F083LA04 , 5F083LA05 , 5F083LA07 , 5F083LA10 , 5F083LA11 , 5F083LA12 , 5F083LA16

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