特許
J-GLOBAL ID：200903005360107172
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-073805
公開番号（公開出願番号）：特開2000-268573
出願日： 1999年03月18日
公開日（公表日）： 2000年09月29日
要約：
【要約】【課題】 同一アドレスに対して読出動作と書込動作とが同時に指示された場合にも、安定した動作が可能なマルチポート構成の半導体記憶装置を提供する。【解決手段】 半導体記憶装置100は、入出力ポート106a,106bから独立してアクセス可能なメモリセルアレイ110を備える。同一アドレスに対して同時に読出動作と書込動作とが指示された場合には、書込動作に対応するデータは、アドレス信号とともにレジスタ回路140に一時的に格納される。アクセス制御回路130は、レジスタ格納アドレスと入力アドレス信号との一致比較結果およびレジスタ格納データのメモリセルアレイへの書込動作完了の有無に応じて、メモリセルアレイとレジスタ回路と入出力ポートとの間におけるデータの読出動作および書込動作を制御する。
請求項（抜粋）：
第1複数個のアクセス系統によって、それぞれ独立にデータ信号の読出および書込動作を行なう半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイを備え、前記メモリセルアレイは、前記メモリセルの各行に対して、互いに独立に設けられる前記第1複数個のワード線と、前記メモリセルの各列に対して、互いに独立に設けられる前記第1複数個のビット線とを含み、前記第1複数個のアドレス信号とデータ信号とコマンド信号との組のそれぞれを授受する前記第1複数個の入出力ポートと、前記入出力ポートのそれぞれに対応して設けられ、前記アドレス信号に対応する前記メモリセルに対して、前記コマンド信号に応じて前記データ信号の読出動作もしくは書込動作を行なう入出力回路と、レジスタ制御信号に応じて、前記アドレス信号および前記データ信号を取り込んで一時的に格納するレジスタ回路と、同一タイミングに同一のメモリセルに対する読出動作と書込動作とが重複して指示されたことを検出した場合に、前記レジスタ回路に現在格納されている前記アドレス信号と前記同一のメモリセルのアドレスとの一致の有無および、前記レジスタ回路に現在格納されている前記データ信号の前記メモリセルアレイへの書込完了の有無に応じて、前記書込動作に対応する前記データ信号を一時的に待避させるために前記レジスタ制御信号を活性化するアクセス制御回路とをさらに備える、半導体記憶装置。
IPC (2件)：
FI (2件)：
G11C 11/34 K
, G11C 11/34 J
5B015HH01
, 5B015HH03
, 5B015JJ21
, 5B015JJ31
, 5B015KB35
, 5B015KB43
, 5B015KB52
, 5B015KB84
, 5B015NN01
, 5B015NN03
