特許

J-GLOBAL ID：200903005468928725

半導体装置の製造方法

発明者： 佐藤 淳一
出願人/特許権者： ソニー株式会社
代理人 (1件)： 小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-227398
公開番号（公開出願番号）：特開平6-077178
出願日： 1992年08月26日
公開日（公表日）： 1994年03月18日
要約：

【要約】【目的】 配線材料層上で絶縁膜をドライエッチングしてビアホールを形成する際に、配線材料層に由来して生成するスパッタ再付着物層の除去を容易に行う。【構成】 表面にTiON反射防止膜2を有するAl-1%Si層1の上でSiO2 層間絶縁膜3をレジスト・マスクを介してエッチングする場合、下地のTiON反射防止膜2が露出する直前でエッチングを一旦停止する。次に、O2 プラズマ・アッシングを軽く行い、一様に後退させたレジスト・マスク4aを得る。これにより、ビアホール5の側壁面とレジスト・マスク4aの開口端面が不連続となる。エッチングを再開すると、Al-1%Si層1の露出面からスパッタ・アウトされたAl粒子は上下に分断された再付着物層6a,6bを形成する。これらは、後にスピン・プロセッサ等を用いた処理により簡単に除去できる。

請求項（抜粋）：

配線材料層上に積層された絶縁膜をエッチング・マスクを介して選択的にエッチングすることにより接続孔を開口する半導体装置の製造方法において、前記絶縁膜を前記配線材料層が露出する直前までエッチングする工程と、前記エッチング・マスクの開口端面を一様に後退させ、その開口寸法を前記接続孔の開口寸法より大とする工程と、前記絶縁膜の残余部をエッチングする工程とを有することを特徴とする半導体装置の製造方法。