特許

J-GLOBAL ID：200903005471776561

仮想条件コ-ド

発明者： ナレシュ エイチ. ソニ
出願人/特許権者： エスティーマイクロエレクトロニクス,インコーポレイテッド
代理人 (1件)： 小橋 一男 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-304710
公開番号（公開出願番号）：特開2000-137613
出願日： 1999年10月26日
公開日（公表日）： 2000年05月16日
要約：

【要約】【課題】 命令セットアーキテクチャの互換性を維持しながらマイクロプロセッサの速度及び効率を向上させる。【解決手段】 本発明によれば、マイクロプロセッサにおける命令シーケンスを制御する仮想条件コード(VCC)を使用する。仮想条件コードはプログラマの管理下にはないが分岐がいつとられるか決定するための種々のマイクロプロセッサ命令によって使用される内部の非アーキテクチャ型レジスタ内に格納される。例えば、仮想条件コードは、一連の繰返し命令から分岐するための条件として使用することが可能である。仮想条件コードは例えばループ等の繰返し命令に関連してレジスタ内のカウント値等の逐次的な数字が0であるか否かを決定する場合に使用される処理上のオーバーヘッドの一部を除去することを可能としている。

請求項（抜粋）：

ソフトウエアプログラムを具備するマイクロプロセッサにおいて、特定のアクションをとらせるために複数個の結果特定オペレーションを使用する少なくとも1個のマイクルプロセッサ命令を処理する実行ユニット、前記ソフトウエアプログラムに対してアクセス不可能でありインジケータを格納するレジスタ、前記インジケータに基づいて前記特定のアクションをとらせるために前記結果特定オペレーションのうちの1つを調節する手段、を有していることを特徴とするマイクロプロセッサ。