特許

J-GLOBAL ID：200903005479489596

半導体装置の製造方法

発明者： 平野 智之 ,  木村 秀樹
出願人/特許権者： ソニー株式会社
代理人 (1件)： 船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願2003-052560
公開番号（公開出願番号）：特開2004-265973
出願日： 2003年02月28日
公開日（公表日）： 2004年09月24日
要約：

【課題】高誘電体膜を用いる半導体装置において、界面準位の低減およびキャリアの突き抜けを抑制しつつ電気的膜厚を薄くできるようにすること。【解決手段】本発明は、シリコン基板101の表面に形成された酸化膜を除去する工程と、窒素を含む雰囲気中でプラズマを発生させた状態でシリコン基板101の表面にシリコン窒化層102を形成する工程と、シリコン窒化層102の上に高誘電体膜103を形成する工程とを備えている。また、シリコン基板101の表面に形成された酸化膜を除去する工程と、電子層蒸着法を用い200°C〜400°Cの温度においてシリコン基板101の表面にシリコン窒化層102を形成する工程と、シリコン窒化層102の上に高誘電体膜103を形成する工程とを備えている。【選択図】 図1

請求項（抜粋）：

半導体表面に形成された酸化膜を除去する工程と、 窒素を含む雰囲気中でプラズマを発生させた状態で前記半導体表面に窒素を含むシリコン膜を形成する工程と、 前記窒素を含むシリコン膜の上に高誘電体膜を形成する工程と を備えることを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L21/318 ,  C23C16/42 ,  H01L29/78

FI (4件)：

H01L21/318 A ,  H01L21/318 C ,  C23C16/42 ,  H01L29/78 301G

Fターム (38件)：

4K030AA03 ,  4K030AA06 ,  4K030AA11 ,  4K030AA13 ,  4K030BA40 ,  4K030BA43 ,  4K030BB12 ,  4K030CA04 ,  4K030CA12 ,  4K030FA10 ,  5F058BA01 ,  5F058BD01 ,  5F058BD05 ,  5F058BD10 ,  5F058BE02 ,  5F058BF06 ,  5F058BF11 ,  5F058BF27 ,  5F058BF29 ,  5F058BF74 ,  5F058BJ01 ,  5F140AA00 ,  5F140BA01 ,  5F140BD01 ,  5F140BD07 ,  5F140BD11 ,  5F140BD12 ,  5F140BE02 ,  5F140BE03 ,  5F140BE07 ,  5F140BE08 ,  5F140BE09 ,  5F140BE17 ,  5F140BF04 ,  5F140BG08 ,  5F140BG44 ,  5F140BH15 ,  5F140CB01